密码多核处理器中可重构数据流加速阵列结构与自循环控制机制研究

Cryptographic multicore processors have the computing ability for high-speed, protocol and Comprehensive applications. But now it is hard to have a practical values as General multicore processors. We will present the reconfigurable data flow acceleration array structure with self loop control mechanism in the Cryptographic multicore processors. We will research on cryptographic processing technology combined instruction flow and data flow. Under the condition of improving performance, the area and power consumption of cryptographic multicore processors is reduced. The acceleration array structure has flexible reconfigration and efficient processing capabilities targeted at block ciphers, stream ciphers, hash ciphers and public ciphers. Through in-depth analysis of the operation characteristics in different cryptographic algorithms, we present the reconfigrable cryptographic arithmetic unit，which could reconfigure different arithmetic in different ciphers. Besides we propose the multi-level interconnection network structure and resource sharing policies in the acceleration array. Based on the loop iteration operation modes in the ciphers, we research self loop control mechanism of the data flow acceleration array. The goal of our research is to enrich and perfect the theory of cryptographic processing base on the data flow acceleration array structure, promote the practical application of cryptographic multicore processors, provide the high performance hardware platform for comprehensive cryptographic service.

密码多核处理器具有密码算法处理高速化、协议化、一体化的计算能力，但是目前却难以像通用多核处理器具有实际应用价值。本课题研究一种多核密码处理器中的可重构数据流加速阵列结构及自循环控制机制，研究针对密码运算的数据流与指令流融合处理技术，在确保密码处理性能提升的前提下，达到密码多核处理器面积与功耗的降低。具备对分组、序列、杂凑、公钥密码算法的灵活重构和高效处理能力，通过深入分析不同密码体制中密码算法的运算特征，研究一种具有普适性的可重构密码运算单元，能够重构成不同密码体制中的密码算法运算环节，并在此基础上研究多层次互连网络结构和资源共享策略，从密码算法的循环迭代处理特点入手，研究基于数据流加速阵列的自循环控制机制。期望通过本课题的研究，能够完善采用数据流阵列结构处理密码算法的理论和技术，推动多核密码处理器的实际应用，为密码服务的综合性保障建立高效的处理平台。

密码多核处理器具有密码算法处理高速化、协议化、一体化的计算能力，但是目前却难以像通用多核处理器具有实际应用价值。本课题研究一种多核密码处理器中的可重构数据流加速阵列结构及自循环控制机制，研究针对密码运算的数据流与指令流融合处理技术，具备对分组、序列、杂凑、公钥密码算法的灵活重构和高效处理能力，通过深入分析不同密码体制中密码算法的运算特征，研究一种具有普适性的可重构密码运算单元，能够重构成不同密码体制中的密码算法运算环节，提出了五类可重构粗粒度密码运算单元，将目前已有的20余种基本密码运算硬件单元压缩成5种。并在此基础上研究多层次互连网络结构和资源共享策略，从密码算法的循环迭代处理特点入手，研究基于数据流加速阵列的自循环控制机制。提出了基于控制网络的控制器实现方法，实现了加速阵列的独立运行、配置页面动态切换、控制逻辑可配置等功能。构建了“16个密码专用处理器核+可重构数据流加速阵列”的多核处理器仿真平台，基于55nm CMOS，完成了4*4加速阵列的版图设计。每个单核密码专用处理器工作频率650Mhz，加速阵列工作频率350MHz,每个单核密码处理器面积为1.5×1.5mm2，加速阵列面积为3.5×3.5mm2，整体芯片总面积小于100mm2，整体功耗小于1W，且典型密码AES与SM3等算法处理性能达到5Gbps以上。在保证密码处理性能提升的前提下，解决密码多核处理器面积减小、功耗降低、频率提高的问题。通过本课题的研究，完善采用数据流阵列结构处理密码算法的理论和技术，推动多核密码处理器的实际应用，为密码服务的综合性保障建立高效的处理平台。