面向雷达信号处理动态可重构处理器中阵列路由结构和数据缓存机制的研究

Since coarse-grained reconfigurable system can provide satisfying solutions in terms of efficiency as ASICs (Application Specific Integrated Circuit) and flexibility as software by the implementation of high computing parallelism and dynamic reuse of hardware resources, they are becoming the alternative for radar signal processing applications to DSPs (Digital Signal Processor) and ASICs. However, with the ever increasing demand for radar signal processing performance, existing routing fabrics and data caching mechanisms of the dynamic reconfigurable processor have met great challenge for the high requirements of computing efficiency and data throughput. This project aims to: 1. propose an extensible routing fabric for coarse-grained reconfigurable arrays that can be applied to radar signal processing, thus to obtain high task parallelism and efficient task flow, and to achieve optimal ratio of performance and hardware overhead at the same time. 2. propose a cache structure and a management mechanism based on the data flow features targeting radar signal processing algorithms to reduce the accessing conflicts and the hit ratio of computing arrays, then through changing the conventional access method of data cache in the reconfigurable processors to improve the computing efficiency of dynamic reconfigurable processors. The researches in our project will achieve the theoretical foundation to improve the processing performance of coarse-grained reconfigurable systems.

粗粒度动态可重构处理器通过提高计算并行度和实现动态硬件资源复用，既具有ASIC硬件的高能效，又具有一定的软件灵活性，近年来逐渐成为通用DSP和专用集成电路在雷达信号处理领域的替代方案。随着雷达信号处理性能要求越来越高，已有动态可重构处理器中的阵列路由结构和数据缓存机制已无法满足其日益增长的计算性能和数据访存带宽要求。本项目：提出了一种面向雷达信号处理的粗粒度可重构阵列层次化可扩展的路由结构，实现计算阵列在满足高任务并行度和高效任务流水，同时获得最佳的性能和硬件开销比；提出了一套结合了面向雷达信号处理动态可重构处理器中数据流特点的缓存结构和管理方法，使得计算阵列访问冲突降低、访问命中率提高，改变了传统的动态可重构处理器中数据缓存的访问方式，从而提高了动态可重构处理器的计算性能。本项目的研究，将为提高动态可重构处理器的计算性能奠定必需的理论基础。

可重构处理器兼具高性能和灵活性，特别适合于实现雷达信号处理等计算密集型应用。随着雷达信号处理性能要求越来越高，已有动态可重构处理器中的阵列路由结构和数据缓存机制已无法满足其日益增长的计算性能和数据访存带宽要求。课题组建立了系统、精确的可重构计算解析模型，指导并优化面向雷达信号处理的粗粒度可重构处理器设计，在实现 FFT、FIR、矩阵运算等雷达信号处理核心算子时获得较高的阵列计算效率和存储访问性能。课题的主要工作包括：首先，建立了可重构计算架构解析模型，包括基于流水线气泡分析的循环内核模型、基于访存权重分析的片上存储访问模型和基于算法控制流分析的多任务同步模型。在对核心算子特征参数与硬件微结构参数抽象的基础上，通过定量分析各类参数与系统性能的解析关系，定位系统性能瓶颈、指导架构设计。其次，优化了可重构雷达处理器的计算阵列架构设计，提出了多组织结构的路由形态以适应雷达核心算子的数据流特征，并设计基于访问特性自适应的阵列多输入输出源接口，从而在有效提高阵列利用率的同时减少阵列执行的流水线气泡。最后，还优化了雷达信号处理器的层次化存储结构设计，提出了基于地址重映射的无冲突共享存储结构，改进了多模态自适应的本地存储，通过改变共享存储体中的算法分配机制和阵列/存储间硬件步长映射逻辑，以及利用多模态自适应存储支持转置、交 叠、拼接等访存模态，从而有效地避免计算引擎间数据传输，降低访存冲突和访存模态带来的访问延时。基于上述研究工作，课题组基于TSMC45nm工艺，设计实现了一款面向雷达核心算子的可重构处理器架构原型并进行了门级仿真验证。仿真结果表明，课题所研究的计算阵列结构和缓存机制等关键技术可以有效提高面向雷达应用可重构处理器的工作性能，相比当前主流的信号处理可重构计算架构，课题组研发的原型架构不仅性能提升了27.5%~58.0%，而且在计算灵活性以及计算延展性方面都有着显著的优势。