三维集成电路绑定前/后测试成本的协同优化方法研究

Three dimensional integrated circuits(3D ICs) can effectively overcome the bottlneck of interconnects delay and power consumption in 2D ICs.However, there are many grand challenges for 3D ICs test, one of which is the high test cost. The project intend to reduce 3D ICs total test cost for pre-bond and post-pond testing. The hardware overhead is reduced by reusing the post-bond test architecture in pre-bond test and constraining TSVs number. New optimization techniques are explored to reduce pre-bond and post-bond test time. The three themes in the proposed research are as following: (1)Investigating the design of broadcast-based scan chain in 3D ICs. The scan chain architecture can effectively reduce test time by sharing test data among scan cells. Besides, two-level test response compactor is configured to improve the efficiency of TSVs and test output pads. (2) Exploring the design of wrapper scan chains in 3D embedded cores. The theme aims at reducing test time by balancing the length of wrapper scan chains in pre-bond and post-bond test. (3)Exploring the test access mechanism(TAM) design and test schedule method based on distributed compression technique for 3D SoC. The "idle channels" are utilized to test cores in parallel to reduce test time. The project will present low test cost techniques for 3D ICs test.

三维电路能够有效地克服二维电路互连线延迟和功耗的瓶颈，是延续摩尔定律的有效方法。然而，三维电路的测试却面临很大的挑战，测试成本过高就是其中亟需解决的一个主要问题。本项目通过绑定前复用绑定后的测试架构和TSV数量的约束来减少硬件开销，研究减少三维电路绑定前/后测试总时间的有效方法，达到降低绑定前/后测试总成本的目的。具体研究内容如下：(1)研究基于广播结构的三维电路扫描链设计方法，利用多个扫描单元共享测试数据的方式来减少测试时间，并通过两级测试响应压缩来提高TSV和输出引脚的利用效率；（2）研究三维嵌入式芯核测试外壳扫描链的设计方法，通过平衡绑定前/后各条测试外壳扫描链的长度，以减少测试时间；（3）探索基于分布式压缩的三维系统芯片测试访问机制设计和测试调度方法，利用"空闲"的测试通道对多核进行并行测试，减少三维系统芯片的测试时间。通过本项目的研究，将为三维电路的测试提供有效的低成本解决方案。

三维集成电路通过TSVs(Through Silicon Vias)将多层硅片垂直地堆叠在一起，能够有效地减少芯的面积、降低电路延迟、提升电路性能，是延续“摩尔定律”的一种有效方法。由于三维电路是由多层硅片堆叠而成，任一层硅片有缺陷都将导致整个三维电路的失效，因而必须在硅片堆叠前对每一层硅片都进行测试，此步骤称为绑定前测试。由于在芯片堆叠过程中还有可能引入新的缺陷，在芯片堆叠后还要进行测试，称之为绑定后测试。绑定前和绑定后测试极大的增加了三维电路的测试成本，如何减少三维电路绑定前和绑定后的测试成本也成为三维电路测试中亟需解决的一个主要问题。. 本项目针从三维电路绑定前后测试外壳扫描链的优化、三维电路扫描树的设计以及三维电路层间冗余共享三个方面研究减少三维电路测试成本的有效方法。.在三维电路绑定前后测试外壳扫描链的优化方面，提出了通过绑定前复用绑定后测试外壳扫描链的测试架构，有效地降低了绑定前后测试外壳扫描链重构所需的硬件开销。并提出了测试外壳扫描链跨度和虚拟层的概念，以此来同时平衡绑定前和绑定后测试外壳扫描链的长度，有效地减少了测试时间，降低了测试成本。. 在三维电路扫描树方面，提出了构建叶子节点数量和TSVs数量最少的三维扫描树优化方法。在研究中发现了扫描树的二个重要的性质，为构建叶子节点和TSVs数量最少的扫描树提供了理论依据。依据这两个性质，将构建叶子节点和TSVs数量节点最小值的三维扫描树问题转划为如何将图论中的二分图划分问题。为解决此问题，提出了一种启发式算法，与以前的方法相比，有效地减少了叶子节点和TSVs的数量。. 在三维存储的修复方面，提出了相邻层冗余共享的三维存储器修复结构。所提的冗余共享结构在有效地减少冗余修复所需的TSVs数量的同时保持三维存储器的高成品率。在此结构的基础上，提出了然后在此结构基础上，提出了一种新的裸片选择算法，通过构建存储裸片的选择限制条件，每次选中适合的存储裸片来堆叠三维存储器以充分利用行列冗余，提高三维存储器的成品率。