基于测试配置片上变换的FPGA并行测试方法研究

To achieve high performance and capacity, FPGA is susceptible to manufacture defects due to large die size and high layout density. FPGA testing issues get a lot of attention recently. Since over 95% testing time is spent on downloading test configurations, shorten configuration time plays an important role in test cost reduction. In this proposal, we propose a Parallel Testing Method (PTM) of FPGA. With taking advantages of FPGA test configurations' correlation, PTM reduces download times of configurations, and improves testing parallelism. The main contribution of the proposal includes: 1) A DFT structure is proposed to enhance correlations of test configurations, and to decrease the design complexity of Transformer of Test Configurations (TTC). 2) An on chip TTC is proposed to reduce download times of configuration. By using feedback networks, TTC makes as much as possible transformations from one test configuration to others. 3) A testing stimuli generation method is proposed to improve testing parallelism by pipelining test configurations transformation and test stimuli application. By researching on PTM, we hope it can provide an efficient solution on FPGA testing.

为获得大容量和高性能，FPGA一般采用较高的版图密度和较大的芯片面积，导致其易受制造缺陷影响，FPGA的测试问题一直广为关注。由于FPGA测试配置下载时间占测试总时间的95%以上，所以减少测试配置时间是降低FPGA测试成本的关键。本申请提出一种FPGA并行测试方法，利用测试配置之间的相关性来减少配置下载次数、提高测试并行度，以降低FPGA的测试开销。主要研究内容为：1）增强测试配置相关性的可测试性设计方法，为实现片内测试配置变换奠定基础；2）基于反馈网络的测试配置片内变换方法。在片内将一种测试配置变换为尽可能多的其他配置，以减少配置下载次数。3）面向测试配置变换的测试激励生成方法。以流水的方式并行完成测试配置变换和测试激励施加，来提高测试并行度。期望通过上述探索研究，形成一种基于测试配置片内变换的FPGA并行测试方法，为提高FPGA测试效率提供可行的解决方案。

为获得大容量和高性能，FPGA一般采用较高的版图密度和较大的芯片面积，导致其易受到制造缺陷的影响，因此FPGA的测试一直广为关注。由于FPGA测试配置下载时间占测试总时间的95%以上，所以减少测试配置时间是减少FPGA测试成本的关键。本研究利用测试配置之间的相关性减少配置次数、提高配置速度、提高测试并行度，达到降低FPGA测试开销的目的。主要研究成果为：.1）针对现有面向FPGA的DFT开销较高的问题，提出一种基于CSRAM的局部重排序方法，在不降低FPGA性能的前提下，恢复测试配置间固有的相关性；进而提出一种低开销的隐含式扫描链构建方法，避免使用不同种类IO造成的相关性下降，增强交换模块的配置相关性。.2）提出一种基于配置链的反馈网络构建方法。通过有限域多项式理论，寻找状态迁移的最短同步周期；通过状态识别，避免有害状态写入配置帧；进而设计具有多维多项式空间的反馈网络，提高配置变换能力。.3）利用FPGA的规律性，生成深度时序激励，将测试激励以“接力”的形式传播到不同配置帧，从而避免频繁操作扫描链造成的并行配置变换停顿。同时本研究还提出了两款可用作内建测量电路的时间-数字转换器（Time-to-Digital Converter，TDC）电路，分别是基于环状抽头式延迟线的两级结构TDC 和基于差分充电法的逐次逼近TDC。适用于FPGA的内建测试系统。.通过三年的研究与技术积累，本项目完成了预定的研究计划，利用测试配置之间的相关性，减少测试配置开销，提出了适用于岛式FPGA的DFT设计与测试并行方法。为FPGA量产测试研究做了必要的知识储备，以期能有效降低国产FPGA的测试成本，提高国产FPGA的竞争力。在项目的执行过程中，共发表学术论文10篇，其中SCI收录3篇，EI收录7篇；申请国内发明3项。在人才培养方面，毕业博士研究生3名；现仍在读硕士生1名，在读博士生1名。