新型复数算术运算单元设计与VLSI实现

高性能复数算术运算单元是现代数字信号处理器、可重构处理芯片中的核心部件，其硬件电路的设计是计算机体系结构、VLSI设计领域涌现出的新热点问题。目前国际上有关复数加法器、乘法器的研究已经相对成熟，而针对更为复杂的复数除法器和开方器设计的研究，特别是国内，却相对落后，已经无法满足数字信号和多媒体处理应用日益增长的复数运算处理能力的需求。本课题旨在研究新型高基底定点复数除法和开方组合功能算术运算单元的设计方法，该类型复数算术运算单元可以最大限度地共享硬件逻辑和存储资源，实现两种复杂复数算术运算；其硬件电路具有计算延迟低、精度高、数据吞吐率大等传统单功能复数除法器和开方器所不具备的优点。课题研究的关键技术包括：设计和研究可避免结果反变换的高基底复数开方递归算法和组合功能递归算法，基于二维插值的复数函数近似演算方法和预变换系数查找表的硬件实现方法以及组合功能算术运算单元的硬件电路设计。

本课题主要研究高性能复数算术运算单元和可重构计算阵列的硬件架构设计及实现方法，课题取得的研究成果包括：1）提出了一种基于二维插值的复数初等函数演算算法和VLSI硬件架构，并进行了FPGA和ASIC实现；与传统基于一维插值的近似计算法方法相比，该方法可将硬件实现时所需要的查找表的大小压缩100倍以上，大大减小了电路面积，特别适合进行高精度复数初等函数的电路实现；2）提出一种基于(m,p,k)匹配点的三角函数演算方法和硬件电路架构，并进行了FPGA设计与实现；与传统基于插值计算的方法相比，该方法避免了使用乘法器电路，在进行相同精度运算时，硬件查找表面积缩小50%以上，电路总面积缩小约10%，实现了低硬件成本的高精度三角函数计算；3）提出了一种面向复数算术运算的可重构计算阵列硬件电路架构，并进行了ASIC设计与实现；其中核心硬件计算单元采用了所提出了低误差常数校正型截断乘法器结构和一种基于CORDIC架构的高吞吐率复数除法器硬件电路结构；4）将所提出算法应用到实际通信基带数字信号处理和媒体处理应用中，充分验证了所提出的算法和硬件架构的正确性和高效性。