面向众核处理器的非易失性缓存低功耗技术的研究

Large-capacity on-chip cache memory is required to maintain high data access bandwidth for chip multiprocessor systems. As the technology scales down to sub-micron node, the leakage power of traditional SRAM based cache memory will increase exponentially which could become the bottleneck of system performance and threaten the stability of processor cores. Spin Transfer Torque RAM (STT-RAM) is a novel non-volatile memory given its attractive features, such as fast read access, high density, low leakage energy and unlimited endurance. STT-RAM is a promising candidate to replace SRAM as the large-capacity caches for chip multiprocessor systems. In terms of the high-energy and long-latency write operations, this research program will explore the research of low energy techniques for STT-RAM based cache memory. The main research contents are as follows: high-performance writing strategy for STT-RAM based on cache coherence protocol; efficient LLC bypass mechanism based on block reuse prediction; dynamic dataless cache blocks for retention time relaxed STT-RAM cache; high-performance hybrid caches based on write intensity prediction. All results of the aforementioned research will be integrated into the many-core performance simulation and evaluation system, which will be developed during this research program, to analyze, compare and verify. This research program is promising to effectively improve the performance of STT-RAM based cache memories and remarkably mitigate the energy dissipation. Moreover, this program could effectively promote the application of STT-RAM in the high-performance and low-energy scenarios.

片上多核处理器需要大容量的缓存来满足所需的数据访问带宽。随着技术向深亚微米发展，传统SRAM缓存的泄露功耗会急剧增加，严重限制了芯片的性能并对芯片的稳定性构成威胁。STT-RAM是一种新型的非易失性存储器，具有访问速度快、存储密度大和泄露功耗可忽略不计等优点，是替换SRAM作为片上缓存的最有前景的存储器技术。针对STT-RAM的写操作功耗大与延迟长等问题，本项目将开展STT-RAM缓存的低功耗技术研究，主要内容包括：基于缓存一致性协议的写机制、基于缓存块重用预测的旁路算法、适用于低数据保持时间STT-RAM缓存的无数据块机制及基于写密集度预测的高性能混合缓存等，并将研究成果集成到本项目所开发的众核处理器性能仿真验证系统进行分析、对比和验证。本项目的研究将有望提升基于STT-RAM的缓存系统的性能，并显著降低其功耗，将进一步推动STT-RAM在有高性能低功耗存储需求场合的应用。

在片上多核处理器处于处理器设计主导地位的今天，其所需要的片上缓存的存储空间越来越大。传统的基于CMOS工艺的片上缓存系统的存储密度可扩展性差，并且CMOS技术在工艺逐渐向深亚微米发展的过程中的功耗问题逐渐凸显，会严重制约系统的性能以及可靠性。本项目主要基于新型的非易失性存储器件（如电子自旋转移矩存储器STT-RAM）来为将来的片上多核处理器系统研究和设计高性能且低功耗的片上缓存系统。. 针对STT-RAM本身的写功耗过大以及写延迟长等问题，我们提出了几个相应的解决方案。首先，针对STT-RAM的写过程，我们提出基于反馈学习的死写终止方案。该方案通过学习片上最后以及缓存的写操作行为，可提前发现数据将来不会被重用的写操作。通过提前终止此类写操作，可以显著减少STT-RAM缓存的功耗，并同时提升系统性能。实验结果表明我们的写方案相比之前的方案可以节省44.6%的能耗开销，并可获得12%的性能提升。其次，针对STT-RAM本身的寿命问题，我们提出了一种在混合缓存架构下的磨损均衡方法。该方法包括写波动感知和基于阈值的块迁移策略，利用SRAM来提升STT-RAM的寿命。实验表明我们所提出的方法可以将STT-RAM缓存的寿命提升1.75倍。最后，我们针对多核处理器提出了一种新的基于软硬件协同设计方法的非均匀缓存设计。我们将线程的运行时关键性信息引入到缓存的设计和管理中，非均匀缓存中缓存块的迁移和复制均基于相应线程的动态关键性信息。与基本的动态非均匀缓存相比，所提出的方案可以将一组典型的PARSEC基准测试程序的执行时间降低13.7%。. 本项目中所研究和设计的方案和方法对于STT-RAM在多核芯片以及嵌入式芯片的缓存系统中的应用具有参考价值。特别对于功耗受限的应用场景（如移动设备）来说，项目中的相关低功耗设计可用做节能措施。此外，多核处理器中运行的应用程序的特征差别很大，项目中所提出的缓存软硬件协同设计方法对于多核处理器中其他部件的设计有参考意义。