基于SOC的嵌入式混合信号集成电路IP核及高层次模型研究

本项目研究用于SOC设计的嵌入式混合信号集成电路IP核开发技术及相关的低压低功耗模拟集成电路技术，以提高SOC芯片的设计水平，提高SOC数模混合仿真验证的速度，加快SOC芯片的设计进度。本项目通过设计高频CMOS模拟锁相环和高速电流舵数/模转换器IP核，研究基于SOC的嵌入式混合信号集成电路IP核设计开发技术及IP设计规范，开发低压低功耗模拟集成电路结构，采用系统设计语言和硬件描述语言对嵌入式模拟集成电路IP核进行高层次设计，以实现数字IP核和模拟IP核的协同仿真；结合Cadence的Skill语言，实现混合信号集成电路IP核模拟部分的电路、版图和性能参数在多种深亚微米工艺下实现复用和移植，并具有良好的可靠性；采用低压电流源等电路设计技术，实现混合信号IP核的良好可配置性，实现嵌入式应用。本项目将为实现高性能SOC设计平台奠定必要的理论和实验基础。