无结围栅纳米线MOSFET的短沟道效应研究

Recently, junctionless surrounding gate nanowire (JSNW) MOSFET has attracted many attentions for its relatively simpler process, lower noise amplitude, better subthreshold characteristics and less mobility variation as gate bias changed. As channel length shrinking into nanoscale, influence of short channel effects (SCE) on JSNW MOSFET cannot be neglected. In this project, both analytical modeling, numerical simulation and technology experiment will be employed to investigate the mechanism of SCE. Two-dimensional analytical models considering quantum confinement effect and mobility degradation effect will be derived to analyze the influences of dual-material gate (DMG) structure and lateral asymmetric channel (LAC) doping profile on SCE of JSNW MOSFET. Subsequently, optimization of DMG and LAC for JSNW MOSFET will be presented. In order to experimentally demonstrate the validity of proposed analytical models and optimized structure for JSNW MOSFET, planar junctionless MOSFET and planar junctionless MOSFET with DMG/LAC structure will be fabricated based on planar bulk technology. This project will provides not only physical insight into JSNW MOSFET, but also flexible process choices for optimizing the performance of conventional JSNW MOSFET.

无结围栅纳米线（JSNW）MOSFET具有工艺简单，噪声水平低，亚阈值特性好以及沟道迁移率受栅压影响小等优点，是目前国际上研究的热点。然而，随着器件沟道长度缩小到纳米量级，短沟道效应对JSNW MOSFET的影响不能忽略。本课题拟采用理论建模、数值模拟和工艺实验相结合的方法，研究JSNW MOSFET短沟道效应的物理机理，并建立考虑量子限制效应及迁移率退化效应的二维解析模型，从而分析异质栅（DMG）结构以及横向非对称沟道（LAC）结构对JSNW MOSFET器件短沟道效应的影响，进而提出相应的JSNW MOSFET器件结构优化方案。此外，为了从实验角度间接验证本课题所提出的理论模型及器件结构优化方案，拟基于平面体硅工艺制备平面无结MOSFET器件及具有DMG和LAC结构的平面无结MOSFET器件。本课题研究结果将为制备高性能JSMW MOSFET器件奠定理论基础并提供工艺指导。

无结围栅纳米线具有工艺简单，噪声水平低，亚阈值特性好以及沟道迁移率受栅压影响小等优点，是目前国际上研究的热点。然而，随着器件沟道长度缩小到纳米量级，短沟道效应对JSNW MOSFET 的影响不能忽略。本课题采用理论建模、数值模拟和工艺仿真相结合的方法，主要研究了研究了无结围栅纳米线MOSFET短沟道效应的物理机理，以及异质栅结构对无结围栅纳米线MOSFET器件特性的影响。通过在圆柱坐标系中求解多段连续的三维泊松方程，得到了无结围栅纳米线MOSFET的沟道电势分布函数，进而得到相应的阈值电压模型以及亚阈值电流模型。基于所得解析模型，深入分析了器件结构参数与器件阈值电压与亚阈值电流特性之间的关系。结果表明，无结围栅纳米线MOSFET的控制栅所占比例越大，等效氧化层厚度及沟道直径尺寸越小，其阈值电压特性越好。而通过将异质栅结构引入无结围栅纳米线结构中，不仅可以有效抑制DIBL效应，而且还可以提高器件载流子的输运效率，有利于提高器件的工作频率。此外，为了准确分析沟道掺杂浓度与器件特性之间的关系，本课题还研究了源漏耗尽区对无结围栅纳米线MOSFET器件电学特性的影响，并建立了相应的解析模型。为验证本课题所得解析模型的准确性，将上述模型的结果与三维数值仿真工具ISE TCAD的结果进行了对比，结果表明上述解析模型的结果与ISE TCAD的结果符合得很好。本课题研究结果为制备高性能无结围栅纳米线MOSFET器件奠定了理论基础并给出了相应的工艺指导。