垂直围栅MOSFET工艺、性能及模型研究

随着集成电路的特征尺寸缩小到纳米级，MOS器件的短沟道效应明显恶化，驱动能力显著下降，泄漏功耗急剧增大。为抑制纳米尺寸MOS器件性能退化，需要从材料、结构和工艺方面进行改进。本项目研究与传统CMOS工艺兼容的垂直围栅MOSFET的制作工艺、器件性能、解析模型及参数提取。研究硅膜的高纵深比ICP-RIE刻蚀工艺、分次湿法氧化/刻蚀减薄工艺、形貌优化工艺，以制作具有良好界面及稳固性的直径小于10nm的垂直光滑硅柱；研究具有热稳定性、良好界面性能的基于铪系介质及金属硅化物/氮化物的高K介质/金属栅层叠结构的工艺；研究用于产生沟道压应变及张应变的栅/侧墙上淀积氮化物应力衬垫的工艺；研究垂直围栅MOSFET的电流驱动、亚阈、短沟道、噪声和频率性能、寄生效应及基于垂直围栅MOSFET的电路性能和优化技术；建立可满足数字、模拟/射频电路仿真需求的器件解析模型，研究参数提取流程，开发提取软件。

随着集成电路的特征尺寸缩小到纳米级，MOS器件的短沟道效应明显恶化，驱动能力显著下降，泄漏功耗急剧增大。为抑制纳米尺寸MOS器件性能退化，需要从材料、结构和工艺方面进行改进。本项目研究了与传统CMOS工艺兼容的垂直围栅MOSFET的制作工艺、器件性能和解析模型。研究了垂直硅柱的光学光刻工艺、同时通入SF6和C4F8气体的ICP-RIE圆柱形硅柱刻蚀工艺、基于分步多次氧化/刻蚀技术的硅柱直径细化工艺、HfO2介质淀积及降低其界面态和固定电荷密度的氮基气体预处理工艺、Ni基硅化物金属栅的淀积及基于多晶硅预注入调节功函数的工艺；利用PECVD氮化硅薄膜产生沟道张应力及压应力工艺；垂直围栅MOSFET的制作工艺。采用数值仿真法和所建立的解析模型对围栅MOSFET的性能进行了深入研究；通过分离变量法求解柱坐标系下的沟道电势偏微分方程，基于形变势理论对应变硅导带底、价带顶、平带电压、结内建电势进行修正，建立了应变围栅MOSFET的表面势和阈值电压解析模型；考虑应变硅中声子散射、表面粗糙度散射和库伦散射对载流子迁移率的影响及源漏串联电阻和量子效应修正，为应变围栅MOSFET建立了电流解析模型；在推导出考虑自由电荷和固定电荷共同影响效果的沟道电势模型的基础上，使用分离变量法求解柱坐标系下的薛定谔方程，建立了量子阈值电压模型；为部分耗尽的围栅器件及由两种不同功函数金属构成的异质围栅MOSFET建立了阈值电压解析模型，研究了部分耗尽对器件性能的影响效果及异质围栅MOSFET性能的优化措施；采用保角变换法，为层叠高K介质栅围栅器件建立了寄生电容解析模型，研究了寄生电容效应及改进措施；为实现MOSFET模型参数提取的多目标优化，提出了一种基于Pareto前沿和蚁群算法的多目标优化算法，加速了收敛过程，改善了解空间的均匀性。研究了低压和高能效电路设计及性能优化技术。研究结果对未来集成电路器件设计、优化和制造具有重要的参考价值。