访存模式感知的自适应智能存储体系结构及关键技术研究

The competition for memory system in multi-core processor will become tense with increasing number of cores. The “memory wall” and “power wall” problem became more and more severe..Traditionally memory controller is implemented in fixed logic. Fixed logic memory controller can not adapted to distinctive memory reference patterns and different system optimization target. The cost of implementation of complex memory management and optimization algorithm in fixed logic memory controller is high. Then the performance and energy efficiency of the whole system will be damaged..To face the challenge, we will research on memory access pattern-aware adaptive smart memory system architecture, which integrate a processor in the memory controller, use software to implement core algorithms of memory management and optimization, then use hardware to implement memory device control and interface function. Smart memory system make the design of memory controller easier. The core algorithm can be customized and reconfigured on-line according to the memory reference pattern and system optimization target. The complexity of implementing complex memory management and optimization algorithm will be reduced greatly..But the introduction of processor may add the area and power overhead. Also, to meet to timing and bandwidth requirement of memory device is a very difficult job. To meet the challenge list above, we will focus on the research on architecture of smart memory system. Then we will research on offline and on-line analysis method of massive memory reference trace. Based on the analysis result,we will study techniques of customize and reconfiguration of core algorithms. And we will study memory layout optimization from both software and hardware side based on memory hardware information..

多核处理器的核数越多，对存储系统的竞争就愈发激烈，存储墙和功耗墙问题就愈发严重。目前存储控制器普遍采用固定逻辑实现，无法根据访存模式和系统目标进行静态和动态调整，实现复杂存储管理优化算法的代价高，阻碍了系统性能和能效的提升。本项目将研究的访存模式感知的自适应智能存储系统是对上述问题的有效解决思路。通过在存储控制器中集成处理器，用软件实现存储管理优化算法，用硬件实现存储器的接口控制，可有效简化存储系统设计。智能存储控制器可根据访存模式和系统目标定制和在线重构核心算法，降低复杂访存优化算法的实现代价。但存储控制器设计本身难度较大，且引入处理器可能会带来额外耗费。为应对挑战，本项目以智能存储系统结构研究为核心，根据对海量访存轨迹的离线分析和在线分析，研究新体系结构下核心算法的定制和动态重构方法以及软硬件协同的存储体系结构感知的数据布局优化技术，充分挖掘智能存储系统灵活性带来的性能与能效优势。

本课题针对多核处理器对存储系统竞争激烈，存储墙和功耗墙问题愈发严重的问题，从多个方面来解决存储系统的瓶颈问题。主要研究内容包括：1）微处理器设计空间的探索方法；2）3D DRAM Cache的功耗管理和能效优化关键技术研究；3）非易失存储器STT-RAM的读扰动问题研究；4）面向深度学习加速的专用处理器系统结构研究。取得的理论成果包括：1）提出了微处理器设计空探索的快速方法，提出了设计空间探索框架，实现了对应的工具链；2）提出了针对3D DRAM Cache的功耗管理方法，包括基于访存轨迹的访存模式分析和预测方法，3D DRAM Cache的数据迁移和地址重映射方法；3）提出了针对深度学习加速器的设计空间探索框架，针对数据精度、PE单元结构、权值裁剪等方面展开设计空间探索，寻找最适合目标需求的深度学习加速的结构；4）提出了采用定点数据训练深度学习网络的方法。取得的实际成果包括：1）面向特定应用的深度学习加速器FPGA原型；2）微处理器设计空间探索工具原型；3）3D DRAM Cache模拟器原型。在课题研究期间，发表论文12篇，其中1篇SCI检索，其余均为EI检索；申请专利4项，全部获得授权；培养硕士研究生4位，协助辅导博士研究生3名。课题的研究成果已经或者将要应用于多核微处理器的设计、采用新存储技术的多核处理器存储体系结构设计和面向深度学习应用的专用处理器设计上，将会对工程工作起到有效的提升作用。