基于多值自旋磁存储器的高速缓存结构及调度技术研究

While the number of processor cores integrated on chips have continuously incresing with the scaling offered by Moore's law, deeper cache hierarchy and larger cache capacity has been observed in contemporary multi-core/manycore processor designs. However, conventional SRAM and eDRAM are facing constraints of cell area and leakage energy consumption with technology scaling and eDRAM also require a complex capacitor fabrication process, they are less attractive in future Cache memories. Spin transfer-torque magnetic RAM (STT-RAM or STT-MRAM) on the other hand is gaining popularity in the research community due to its compact bit-cell structure, good read performance, good scalabilty, non-volatility (also means that standby power is zero) and compatibility with coventional CMOS technology. Multi-level-cell (MLC) technology will further increase the cell density. This project proposes using MLC STT-RAM to construct Cache at the architectural level and proposes the corresponding schedule schemes. We will also focus on how to calculate the error fliping rate precisely for STT-RAMs and propose a content-dependent error correcting coding (ECC) technique which takes the asymmetric write error rates of MLC STT-RAMs in cosideration.To extend the lifetime of the STT-RAM based Caches, the characteristic of write operation will be analyzed and a scheme which will make the write operation to all the Cache blocks even will also be proposed. This project will unleash the "memroy wall", "power wall" and "bandwidth wall" of Multi-core/manycore processors.

片上处理器核数目的不断增加需要更深的Cache层次和更大的Cache容量来满足日益增长的带宽需求。传统的SRAM单元尺寸大、静态功耗高，而eDRAM的加工工艺复杂，因此在未来的大容量Cache结构中均不具有吸引力。自旋磁存储器具有数据非易失、静态功耗极小、单元面积小、读取速度快且与流行的CMOS加工工艺兼容等特点，已经成为未来构造大容量Cache的候选器件之一。多值单元技术促使自旋磁存储器的单元密度进一步增大。本项目拟研究使用多值自旋磁存储器构造Cache结构的方法，提出相应的Cache调度策略；研究多值自旋磁存储器状态翻转错误率的精确表征方法，提出针对自旋磁存储器单元错误率不平衡特性的内容相关的纠错码技术；研究应用程序对Cache写操作的特性，提出使写操作尽可能均匀分布以延长多值自旋磁存储器Cache寿命的调度。本项目的开展有助于缓解多核/众核处理器中存在的存储墙、功耗墙和带宽墙等问题。

本项目针对SRAM单元尺寸大、静态功耗高等问题，研究了采用具有数据非易失、静态功耗小、单元密度高、读取速度快等特点的自旋磁存储器（STT-RAM）构造高速缓存和存储系统的相关问题，主要研究内容及取得的主要成果如下：.1.构建了基于电路级和体系结构级仿真器的研究平台，建立了多值（MLC）STT-RAM的非对称写通道模型。在对多种MLC STT-RAM的结构及单元特性进行分析的基础上，确定了“软硬位均翻转”的结构最适合构造高速缓存；.2.提出了基于单元分割的MLC STT-RAM Cache组织结构，将物理上耦合“软位”和“硬位”在逻辑上映射到不同的Cache块中，优化了Cache块的读写操作，提升系统性能和优化能耗；.3.优化了应用感知、写操作密集度预测等多种提升性能的MLC STT-RAM Cache调度策略，系统总体性能提升了大约12.4%/1.9%，能耗降低了大约5%/6.3%;.4.针对随着加工工艺缩小而产生的STT-RAM的读干扰问题，将大电流读策略和低电流长延时策略有效结合，提出了smash read和Flexible Read策略，性能分别提升了8.9%和13.3%;.5.针对MLC STT-RAM中不完全写操作和过度写操作在软位和硬位出错概率不平衡的问题，提出在基于单元分割的MLC STT-RAM中采用非一致性层次化检错纠错码（NUS-HECC），对不同类型的Cache块即不同错误数量的硬Cache块使用同的ECC策略，并提出了一种综合考虑性能、能耗和可靠性的MLC STT-RAM的优化结构-Trizone，在保证系统可靠性的条件下，平均性能提升了大约11.7%,平均能耗降低了13.3%，而额外的电路面积开销只有3%；.6.对MLC STT-RAM的随机写冲击下的单元寿命损耗情况进行了分析，采用降低组间写差异和组内写差异的方法面向寿命进行Cache写操作的调度，使得MLC STT-RAM Cache的使用寿命平均延长大约51%；.7.对MLC STT-RAM的扩展器件赛道存储器的访问特征进行了研究，提出了预移位和同向排序策略，使得系统性能平均提升3%，能耗平均降低12%；.8.对非易失存储器在人工智能等领域应用进行了探索研究。.本项目的研究对自旋磁存储器在计算机系统中的应用进行了探索，在一定程度上缓解存储墙和功耗墙。