高性能加密芯片是网络信息安全设备的核心部件,其设计涉及到性能、成本、能耗以及安全性方面的因素。本项目旨在研究不同VLSI硬件电路体系结构对密码算法中各种基本运算性能的影响,从而解决给定性能参数情况下,密码算法的优化硬件实现结构问题。项目拟将密码算法的设计与硬件实现作为统一流程进行考虑,将密码算法的实现分解为一序列适合于VLSI硬件集成电路,特别是基于FPGAs的可重构器件上实现的基本运算操作,通过
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数据更新时间:2023-05-31
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