纳米集成电路的容错映射

Nanoscale integrated circuit can contain 1 giga nano devices per centimeter square and significant defects are easily introduced in its production process. Under such a huge scale, high defect rate and many defect types, it is one of hard problems how to correctly implement circuit mapping. Against this problem, defect tolerant mapping technology is becoming one of the important research fields. This project will study three aspects of nanoscale integrated circuits in terms of defect tolerant mapping method, defect tolerant performance improvement & defect density, nano array scale & yield. The main research includes: structure models targeting non-regular nano array will be built and defect tolerance algorithms will be developed; the relationship among circuit equivalent conversion, the ability to be mapping and the ability of defect tolerance will be studied and the equivalent circuit conversion algorithm to promote the defect tolerant ability will be presented; the relationship among defect density, nano-array scale and yield will be investigated; experimental platform will be built to verify the effectiveness of presented methods. By studying this project, it can not only speed up the process of nanoscale integrated circuits practical applications, but also lay the theoretical foundation to promote international competitive strength in China for post-CMOS era integrated circuit technology.

在纳米集成电路中，每平方厘米能容纳1京个纳米器件，其生产工艺极易引入大量缺陷。在如此大规模、高缺陷率、多缺陷类型的情况下，如何正确实现电路映射，是纳米集成电路发展亟待解决的难题之一。针对这一问题，纳米电路容错映射正成为一个重要的研究方向。本项目将从容错映射方法、容错性能提高与缺陷密度、纳米阵列规模与成品率等三个方面对纳米电路中容错映射问题开展研究。主要研究内容包括：建立非规则纳米阵列结构模型、缺陷注入模型，发展容错映射算法；研究电路等效变换与可映射性、容错性能间的关系，提出高容错能力的电路等效变换算法；研究缺陷密度、纳米阵列规模与成品率间关系；建立实验验证平台验证所提出方法的有效性。项目研究成果，不仅能促进纳米混合集成电路实用化进程，而且为提高我国后CMOS时代集成电路技术的国际竞争力奠定理论基础。

本项目属于集成电路EDA设计领域。鉴于传统CMOS集成电路的工艺尺寸不断缩小带来的设计困难，纳米线与CMOS混合的新型纳米集成电路被广泛研究。其中CMOL (CMOS/nanowire/molecular hybrid)结构以其丰富的逻辑功能和高集成密度的优势被广泛应用于存储器以及类脑计算中。由于CMOL电路制造过程中，大量纳米器件不可避免的出现缺陷，缺陷的存在严重影响CMOL电路实现逻辑功能的正确性，如何在缺陷CMOL电路中有效实现逻辑功能是纳米集成电路实用化进程中关键技术。.本基金项目以CMOL电路为研究对象，针对纳米集成电路中的缺陷容忍机制，分析了多种缺陷对于逻辑实现的影响，提出高效容忍多种缺陷的CMOL单元容错映射方法，突破了映射成功率，纳米阵列面积，互连线长，单元利用率等多目标优化技术，取得一系列的创新研究成果。.在常开缺陷的容错映射方面，针对缺陷发生概率高的不利限制，提出了逻辑电路和CMOL电路的分层映射的综合技术，根据不同常开缺陷的发生位置发明了多种常开缺陷建模技术，形成了门节点分级选择快速容错算法、常开缺陷单元可用性分类技术和动态分层映射技术，突破了高常开缺陷概率下较低映射成功率和较差映射电路性能的局限。.在常连缺陷的容错映射方面，针对常连缺陷对逻辑功能影响尚不明确的情况，对常连缺陷在CMOL电路容错映射过程中的影响机制开展深入研究，揭示了常连缺陷存在传播现象，建立了常连缺陷的数学模型，构建了常连缺陷容错约束和利用条件，提出了适合映射于常连缺陷的分级映射架构以及常连缺陷传播阻断方法，突破了单一缺陷容错局限，提高了容错映射的算法求解电路的规模。.在未知缺陷分布情况的容错映射方面，在缺陷呈单簇点高斯分布的情况中，提出了适合于CMOL电路的缺陷无意识容错映射算法框架，突破了提前获取缺陷分布情况的局限。.在布尔逻辑函数到图形的映射方面，基于AIG结构实现了AXIG的函数表示，建立了逻辑门级图形表示的功耗估算模型，实现了门级功耗优化设计。.在优化映射电路性能方面，发明了以矩阵表示法对CMOL电路和逻辑电路的建模技术，提出了矩阵元素匹配策略，发明了缺陷对CMOL电路功耗延时性能的影响，提出了时延和功耗导向的容错映射方法。