面向TSV的三维SoC可测性设计与优化方法研究

采用TSV工艺设计的三维SoC具有集成度高、信号延迟小、互连线功耗低的优点。在三维SoC走向实用的过程中，完善的测试方法是不可或缺的重要条件。本项目对面向TSV结构的三维SoC测试问题进行研究，研究TSV结构的测试与修复技术,确保各器件层间数据传输的有效性；研究三维IP核的可测性设计方法，实现三维IP核的内部测试访问；设计分布式三维SoC测试结构，扩展测试带宽，加快测试进程；研究基于分布式结构的三维SoC测试流程算法，简化测试流程，降低测试成本；考虑到测试过程中的散热需求，研究功耗约束下的三维SoC测试流程算法，以保证芯片可靠性。通过本项目的研究工作，将提出较为完整的面向TSV的三维SoC可测性设计方案，为三维SoC设计应用中的可测性设计提供相应的理论支撑，将有力推动三维SoC的实用化进程。

项目从TSV故障模型与测试方法、三维IP核的测试封装结构、SOC测试结构设计、测试调度方法4个方面全面研究了三维SoC 可测性设计方法，发表期刊论文6篇，国际会议论文4篇，申请并获授权发明专利1项。主要创新成果有：1）提出了基于恒流源的TSV绑定前测试方法，该方法利用恒流源测试的高精度优势，能够准确测得TSV的电参数，从而判断出存在的故障；2）在研究IEEE P1838标准的基础上，完成了三维IP核的测试封装，同时提出一种基于混合封装策略的3D-IC Dft设计方法，该策略能够在综合考虑测试时间和硬件冗余两个因素的基础上完成测试策略的折中选取；3）提出一种基于带宽匹配思想的SoC测试结构设计方法，该方法主要通过一个带宽匹配转换模块，实现测试数据的宽度调整和施加频率的调整，在牺牲了芯片部分额外面积的前提下，很好地实现了测试带宽和测试频率的匹配，缩短了SoC的测试时间；4）提出一种灵活TAM总线分配的方法，解决SOC测试调度问题，该方法利用B*-Tree结构描述“箱体布局”，采用交叉熵优化算法进行求解， ITC’02标准测试集上的实验表明了该测试调度方法的有效性。