基于线性解压器的测试压缩技术效率提升及功耗优化研究

With the increase of integrity in chips, testing for integrated circuits has become one of the greatest challenges in semiconductor industry. Reducing test cost and test power is a hot research spot in the field of integrated circuit testing in recent years, however there is still no complete theory system. From the basic theory of test compression and low power test technology, this project attempts to put forward the test compression environment based on linear decompression, and establish the testing system of low test cost and low test power. The main research contents in this project are as follow. First, the scan test architecture for full scan design, in which both the test power and the test data are low, is presented, by making full use of the characteristic of deterministic test set and the advantages of test compression scheme based on linear decompression. Second, a kind of new linear decompressor architecture is designed by breaking down traditional one for further decrease of test data volume and test power. Third, the ATPG fitting for the proposed test architectures will be specially designed. Finally, these research results will be applied to advanced circuits such as register-transfer level circuits. Thus, this project will resolve the bottleneck for the testing of VLSI in some degree, and contribute to owning the software with private science product right in EDA and CAD for our country.

随着芯片集成度的不断提高，集成电路测试已成为半导体工业中最大的挑战之一。降低测试成本和测试功耗是近年来集成电路测试领域的研究热点，但目前尚未形成完整的理论体系。本课题拟以基于线性解压器的测试压缩环境为切入点，从测试压缩的基本理论出发，结合低功耗测试技术，建立低成本、低功耗的测试技术体系。主要研究内容如下：首先，充分利用确定性测试集的特点以及基于线性解压器的压缩方法的优势，针对全扫描电路提出测试数据压缩率高、测试功耗低的扫描测试结构；其次，突破传统线性解压器的限制，针对单固定故障和时延故障模型设计新型的线性解压缩结构，进一步降低测试数据量和测试功耗；再次，根据提出的扫描测试结构和线性解压缩结构提出相应的测试产生算法；最后，将这些成果应用到寄存器传输级等高级电路中。本课题的研究将在一定程度上解决超大规模集成电路测试的瓶颈问题，同时为我国在EDA和CAD方面拥有自主知识产权的软件做出贡献。

集成电路测试是集成电路产业4个分支(设计、制造、封装与测试)中一个极为重要的组成部分。本项目针对集成电路低费用、低功耗的测试方法展开了深入而较全面的研究，并取得了一系列研究成果。1）在扫描测试结构设计方面，提出的基于选择性捕获和扫描移位的可测性设计结构，利用了连续施加的测试立方之间仅在少数扫描链上存在冲突而在大量扫描链上相容的特性，降低了测试功耗并提高了测试数据的压缩效率；提出的基于扫描切片重用的利于压缩的低功耗测试方法，利用了测试立方中在连续扫描切片上的相容性并使用一个小规模计数器记录连续相容的切片数，减少了控制位的个数，在降低测试功耗的同时保持了高的压缩率；提出的轮流存取的扫描触发器结构，改变了传统扫描移位的思想，触发器激励/响应数据的存入/读出不再通过其它触发器，而是从移入/移出总线上直接获取/读出，从根本上消除了测试向量/响应的移位过程带来的功耗。2）在ATPG（自动测试生成）算法方面，改进了立即蕴含、唯一敏化、多路回退的条件，提出了适用于所提出结构的ATPG算法，探索出了一些加速的办法，降低了ATPG算法的运行时间，使其更好地适用于大规模集成电路。3）提出的高性能线性解压器，使用了不同于目前主流线性解压缩器的跳变频度控制方法，继承了目前主流线性解压器高的压缩效率同时有效减少了移位功耗。4）由于包含了大量的IP（知识产权）核，SOC（片上系统）的测试需要极高的测试数据量。为了解决SOC测试成本过高的问题，提出了嵌入压缩环境下SOC核间分享自由变量（测试数据投递通道）的机制，实现了SOC多核间的测试数据共享，提高SOC测试的压缩效率。另外，提出了有效抵御扫描旁路攻击的可测性设计技术，探索了新型器件忆阻器的测试问题。本项目的研究成果具有一定的先进性，具有较高的理论意义和应用价值，能够为集成电路的高效、安全测试提供新方法和新视角，从而在一定程度上推动集成电路产业的发展。