众核处理器中能效驱动的存储和互连网络系统研究

Power has become a main bottleneck for the improvement of high-performance computing system's performance. Energy efficiency is very important for the future high-performance computing systems. With the chip size enlarges, energy consumed by data moving in memory hierarchies and on-chip network is more obvious, it becomes a new obstacle for many-core processor design. For next generation many-core processor with 64~128 cores, we proposed an energy-efficiency-driven close-coupling scalable Memory and Network Architecture(ecsMNA) to realize the balance of transistor resources among cores, memory and interconnects, to acquire a high energy-efficiency of orchestrating data moving in memory hierarchies and interconnects. Main researches include the following: Firstly, how to design a holistic CPU architecture under the limits of energy budget. Best allocation of the transistor resources among cores, memory and interconnects is the key problem to be resolved. Secondly, the framework of ecsMNA is proposed and correlative key technologies that include energy-efficiency-driven data moving mechanism, data locality optimization policies and scalable multi-level network designs will be researched. Finally, processor simulator will be designed. A performance and power combined model is built which considers memory hierarchies, interconnects and cache coherence protocol together. It supports multi-target simulation and automatic optimization. The work of this project will provide a great technology foundation in CPU design. It is very important for us to enhance our ability to design CPU architecture for the future high-performance computing systems.

功耗已成为制约高性能计算系统性能提升的主要壁垒，提高微处理器的能效是设计高性能计算系统的关键。随着芯片规模增大，数据在片上存储和互连网络中的移动能耗显著增加，成为众核处理器设计遇到的新障碍。本项目面向下一代64~128核心的众核处理器，提出一种能效驱动的紧耦合可扩展片上存储和互连网络体系结构（ecsMNA），实现处理器核与存储和互连系统的平衡、协同数据移动的高能效。主要研究内容有：（1）有限能量预算的CPU芯片总体架构，如何对计算、存储和互连网络资源进行最优分配。（2）ecsMNA总体结构及关键技术，包括能效驱动的片上数据移动机制、数据局部化优化策略、可扩展的多级互连网络等。（3）性能和功耗模拟器设计，构造整合片上存储、网络和一致性协议的性能和功耗模型，支持多指标模拟和自动优化。本项目的研究成果将为面向高性能计算系统的下一代CPU的研制做准备，对提高国产CPU体系结构设计水平具有重要意义。

随着芯片规模增大，数据在片上存储和互连网络中的移动能耗显著增加，成为众核处理器设计遇到的新障碍。本项目面向众核处理器，提出一种能效驱动的紧耦合可扩展片上存储和互连网络体系结构ecsMNA，实现处理器核与存储和互连系统的平衡、协同数据移动的高能效。主要研究内容包括：（1）有限能量预算的CPU芯片总体架构，如何对计算、存储和互连网络资源进行最优分配。（2）ecsMNA总体结构及关键技术，包括可配置低功耗和可扩展的片上网络、面向数据局部化优化的全局Cache一致性协议、基于多通道并行访存链路的存储控制芯片体系结构等。（3）性能和功耗模拟器设计，对处理器的功耗、热量和可靠性进行建模，支持多指标模拟。. 本课题的研究在基于“重结点”的紧耦合结构、基于高速访存链路的片外访存接口、可扩展的存储与互连系统、存储系统功耗与可靠性建模等方面取得了重要的进展。提出的ecsMNA实现了众核处理器内部访存和通信的局部化，缓解了众核处理器计算和存储带宽不平衡，以及存储系统分布不均衡带来的性能瓶颈和访存抖动问题。提出的“低能耗可扩展的片上网络通信单元体系结构”通信带宽高，延迟低，功耗得到有效控制。提出的MCC体系结构在众核处理器片上资源受限的情况下能够实现对更多访存通道的集成，满足访存带宽需求。在MCC中增加VOPB结构对stream应用的加速效果显著，增加大容量的L3Cache能够有效减少访存次数，提高访存效率，降低访存能耗。. 课题成果中具有重要科学研究价值的成果通过撰写学术论文的方式进行了总结和发表。原创技术通过撰写发明专利的形式进行知识产权保护。课题主要研究结论已直接应用于两款国产高性能多核及众核处理器的研制，为多款处理器的体系结构设计提供了重要的参考数据，部分结构直接在处理器原型验证芯片中得到了实现和验证，对提高国产CPU体系结构设计水平具有重要意义。