金属与锗接触界面微结构改性及势垒高度调控机理研究

具有高载流子迁移率的锗材料应用于集成电路最大的挑战是金属、栅介质和锗接触界面存在高的界面态密度，制约着器件(特别是nMOSFET)性能的提高。其中栅介质与锗界面已经得到广泛的研究并取得良好的效果。本项目拟系统研究金属与Ge接触界面态的产生和消除机理及其对电学特性的影响。创新性提出采用金属性纳米尺度金属氮化物（如TaN等）插层改性金属与n-Ge接触界面，进而调控其势垒高度的方法；通过对界面微结构改性的研究，从理论和实验上阐明金属与Ge接触产生界面态的机理和抑制方法，建立金属与Ge接触势垒高度调控的普适模型；基于Ge n型掺杂溶解度和激活率低的困难，研究提高n型Ge原位掺杂浓度的新方法；最后综合势垒高度调制和原位掺杂技术，制备出低比接触电阻率的金属与n型Ge的欧姆接触和n+p结，用于氧化铪环形栅Ge nMOSFET器件测试结构，探索源漏区接触电阻对Ge nMOSFET器件电学性能的作用规律。

集成电路的特征尺寸已进入纳米时代，高迁移率材料如锗等可能成为下一代集成电路的重要候选材料之一。然而与硅相比，锗器件工艺仍处于研究开发阶段，特别是锗自然存在的高的表面态以及N型掺杂困难等问题严重制约器件性能。本项目系统研究了金属与锗接触界面微结构及费米钉扎效应产生的机理，以及n-Ge的掺杂问题。在大量实验的基础上，认为金属诱导界面态理论并不适用于金属氮化物与锗接触，调制势垒高度的机理是氮钝化表面悬挂键和界面耦极子层。建立界面耦极子定量模型很好地解释了势垒高度降低的实验结果，实现金属与n-Ge欧姆接触。提出低温和脉冲激光退火相结合的方法激活磷离子注入掺杂n-Ge的方法，获得锗中N型杂质激活浓度达到6x1019cm-3，且扩散长度非常小。制备的金属与n-Ge接触比接触电阻率达到10-6Ωcm的量级。制备出Ge n+p钱结，结深仅为44nm，而整流比达到107，是目前国际上所见报道的最好结果。结合高K介质HfO2与Ge界面特性研究，采用0.8nm左右的Si薄层钝化技术，降低HfO2与Ge直接接触引入的高界面态密度。设计制备了肖特基源漏结构 Ge MOSFET器件，空穴有效迁移率比标准硅器件提高了2倍以上，达到330cm2/V.s。.紧密围绕课题任务目标，完成了课题所提出的研究内容，在Ge势垒高度调制以及掺杂方面有较显著的创新性和特色, 并可能对未来Ge器件的制备产生较大的影响。