低功耗限制下VLSI电路的低费用确定性测试研究

随着VLSI技术的迅猛发展，IC中晶体管的密度成指数式增加。全扫描设计广泛用于IC中以降低测试生成时间，尽管它可以彻底地降低测试生成的复杂性，但测试应用时间太长，因此测试费用非常高，降低测试费用是当务之急要解决的问题之一。另一方面，由于数字系统的功耗在测试模式下比在工作模式下高很多，以至于IC在测试时可能会被损坏，故降低IC的测试功耗也已成为研究的一个热点。然而，通常情况下测试应用时间与测试功耗在IC测试中是两个互相矛盾的因素，当硬件开销在合理范围内的前提下，很难同时降低测试费用和测试功耗。目前关于低费用测试和低功耗测试方法，多是以牺牲另外一个为代价取得的。因此，我们迫切需要取得理论上的突破，形成低费用且低功耗测试的方法体系，使得在硬件开销合理的情况下，同时降低IC的测试费用和测试功耗。通过推广扫描单元的相容性的概念，经过初步研究我们已经发现，降低测试费用和测试功耗存在一定的正相关性。