千核级处理器的高效模拟关键技术研究

Chip multicore and manycore has been the hotspot of computer architecture research in recent years. According to Mooler's law, the number of cores that can be integrated on a single chip will increase in expoential order. The thousands-core per chip era is not far away any more. As the number of cores increases, the speed of traditional sequential simulators will degrade drastically. On the other hand, the design space of thousands-core processors is several times larger. Consequently, the efficiency of design space exploration will be very low. Computer architecture simulators, as an important computer architecture research tool, are facing serious challenges..This project proposes a framework for parallel and distributed simulation of thousands-core chips. The basic idea is to exploit the parallelism that lies naturally in the target architecture model with the parallel computing capability of the host system. The main challenges are dynamic and adaptive target model partition technique, parallel hierachy and topology aware model mapping, pessimistic and optimistic coordinated highly efficient simulation time synchronization technique, and dynamic simulation load balance technique. The research result of this project will build an important infrastructure for domestic multicore and manycore processor design.

近年来，片上多核及众核体系结构成为国内外的研究热点。而根据摩尔定律，单芯片上集成的处理器核数目将呈指数级增加，千核级处理器已不再遥远。随着处理器核数目的增加，传统串行模拟器在模拟此类结构时的性能会急剧恶化。与此同时，千核级处理器的体系结构设计空间却扩大了数倍。因此，体系结构设计空间探索的效率将会非常低，模拟器这一重要研究手段将面临巨大挑战。.本课题提出一个面向千核级体系结构的分布式并行模拟加速框架，利用 Host 平台的并行计算能力来开发目标机模型中天然存在的粗粒度并行性，以提高模拟器的速度。重点突破目标机模型动态自适应划分技术、Host并行层次与拓扑结构感知的模型映射技术、保守与乐观相结合的高效模拟时间同步技术，以及模拟负载动态平衡技术。研究成果将对国产多核众核微处理器设计起到重要的基础支撑作用。

体系结构模拟器是微处理器研制中必需的一个基础性工具，对处理器微体系结构设计优化具有无可替代的重要作用。一方面，模拟器可以作为一个参考模型，辅助处理器验证过程。另一方面，模拟器也可以为处理器的性能优化提供指导。现代多核超标量微处理器结构非常复杂，这导致单纯的定性分析已经不足以对设计方案进行优选。另外，也没有哪种解析模型能处理这种复杂性。因此，模拟分析成为现代处理器设计优化中一种必不可少的基础手段。.本课题研究了千核时代处理器模拟器设计中的若干关键问题。课题研究了功能级模拟器的结构与实现。主要包括功能模拟器中目标处理器体系结构状态表示、目标机到主机存储映射方法、指令译码以及高效指令执行等关键技术。研究了片上存储层次的建模技术，并在此基础上分析了SPEC CPU测试程序对Cache容量的敏感性。研究了众线程宽向量体系结构的功能和性能建模方法。研究了大规模分布式并行模拟器设计中的若干关键问题，包括整体框架、原子指令高效模拟和分布式宿主环境下的共享存储实现方法。还研究了基于多模拟器协同模拟的微处理器验证技术，利用模拟器和处理器RTL设计进行协同模拟，可以快速准确的定位RTL中的设计缺限。.课题研究期间，发表学术论文12篇；已公示专利4项，其中2项已授权；培养博士研究生3人，已毕业2人；培养硕士研究生6人，已毕业5人。课题紧密结合国防科大微电子所国产高性能通用微处理器研制任务，满足了微处理器研制过程中微体系结构设计优化、功能验证、面积功耗预估等相关需求，为国产高性能通用微处理器的研制提供了重要支撑。