逻辑错误屏蔽的近似电路逻辑综合多目标优化方法研究

As the development of the integrated circuits to nano-level, with chip size reduction, high frequency, and low voltage, logical error rate increases largely in the combinational circuits. Logical error tolerance has become a challenge for human in integrated circuit design. The approximation circuit has a feature with low area and power. With limited resources inside the chip, it is meaningful to make efforts on the optimization on the synthesis of approximation circuit for logical error tolerance. The optimization on the synthesis of approximation circuit is to optimize the area, power, and error coverage rate simultaneously. This issue intends to explore a multi-objective optimization approach for approximate logic synthesis. First, we propose a node-0/1 phase selection strategy based on multi-level logic, together with a node process under multi-path. The strategy guarantees the circuit approximation on single on set or off-set so that the necessary and sufficient condition for logical error masking is meet. Then, the multi-objective model for approximate circuit based on area, power and error coverage rate is established. We employ the genetic algorithm with niches mechanism, design the even genetic operators, and keep the diversity of population. These improve the uniform distribution of non-dominated solutions on Pareto dominant surface. Finally, a non-dominated strategy with priority preference for sorting approximate circuits is proposed to accelerate the global convergence and efficiency of computation. The Pareto solutions for approximate circuits with high performance are achieved. By the tests comprehensively on benchmarks, the efficiency of the multi-objective optimization approach in the synthesis of approximate circuit for logical error masking will be proven.

集成电路工艺向纳米级发展，芯片尺寸压缩、工作电压下降，逻辑错误率不断提高，逻辑错误屏蔽已成为电路设计的挑战性问题。近似电路以小面积、低功耗代价获得较高错误屏蔽性能，在芯片有限内部资源和低能耗需求下，对近似电路逻辑综合优化研究具有重要实际意义。近似电路逻辑综合优化是对错误覆盖率、面积和功耗三个互冲突目标的同时优化。本课题研究一种近似电路综合多目标优化方法。首先确立多级逻辑函数节点的0/1相位选择机制和多路径节点处理机制，保证全局函数单相近似，满足错误屏蔽充要条件；建立面积、功耗与错误覆盖率的近似电路综合多目标优化模型，引入遗传算法和小生境机制，设计均匀进化算子，保持群体多样性，提高非劣解沿Pareto占优面的均匀分布度；确立优先级偏好的近似电路非支配排序策略，提高全局收敛性和计算效率，获得容错性价比高的近似电路解集。通过对基准电路测试，验证近似电路逻辑错误屏蔽有效性和多目标遗传算法优越性。

集成电路工艺向深亚微米甚至纳米级发展，工作电压不断降低、频率持续增高、节点电容的减小使得电路对外界影响极度敏感。逻辑错误率在组合逻辑电路中不断增高。逻辑错误问题已经成为组合电路设计中的挑战性问题，迫切需要针对逻辑错误的防护技术。随着集成电路的集成度不断提高,尺寸逐步缩小，单位面积的逻辑模块数和功耗不断增加, 而双模比较和三模冗余需要付出100%和200%的面积/功耗作为代价,这与集成电路的发展并不适应；近些年，有学者提出了近似电路用于逻辑错误、计时误差的屏蔽与检测，从而在保证错误覆盖率的前提下,尽可能降低容错系统的功耗与面积开销。对于一个具有完整功能的电路，其近似电路个数随输入输出组合数的指数级增加，在如此数量级的近似电路候选中找到一个面积、功耗与错误覆盖率间交替损益最优的近似电路是NP难问题。.本课题主要研究内容为：1）降低逻辑错误的电路系统屏蔽架构；2）面向逻辑错误屏蔽的近似电路逻辑综合进化优化方法；3）面向电路实现面积最小化的有限状态机的状态分配优化；4）面向动态与漏电功耗降低的有限状态机的状态分配优化；5）基于近似逻辑的函数级电路逻辑综合进化优化方法。.研究结果：1）课题组提出一种软错误屏蔽技术，具体涉及一种基于近似逻辑电路的软错误屏蔽技术。以较低的面积/功耗代价换取与原电路功能接近的近似电路，并通过近似电路对原电路中的重要输出位或易错位进行屏蔽，忽略相对次要的输出位，实现以低代价达到高错误覆盖率的效果，满足集成电路系统中有限资源限制下的高可靠性需求，得到了发明专利授权；2）提出一种基于演化算法的近似电路逻辑综合优化算法，基于演化的优化方法具有解决非线性问题的能力，在较大的搜索空间内，找到近似最优的电路综合方案，相关发明专利申请进入实际审查阶段；3）提出了基于多群体进化优化的有限状态机状态分配与逻辑面积最小化综合方法，在20多个有限状态机上进行测试，多层逻辑与双层逻辑等多种模式下，在最好情况下，电路综合面积比其他相关算法得到的面积小50%以上，最差情况达到5%；4）提出了基于遗传算法的低动态与漏电功耗电路综合与状态分配优化，在仿真测试中，动态功耗和漏电功耗降低都能达到10%以上；5）实现了一种基于近似电路的函数级图像滤波电路，可以对三种噪声图片进行滤波处理。