面向近似计算的组合逻辑电路的设计与综合

Three important goals of VLSI design are reducing circuit area, improving circuit frequency, and reducing power consumption, all of which are achieved under the basic assumption that the circuit correctly implements the specified function. However, many applications widely used today, such as signal processing, pattern recognition, and machine learning, do not require perfect computation. Instead, results with small errors are still acceptable. A new design paradigm, known as approximate computing, is recently proposed to design circuits for those error-tolerant applications. Exploiting the error tolerance of applications, it deliberately sacrifices a small amount of accuracy to achieve improvement in area, performance, and power consumption. In this project, we plan to systematically study how to design and synthesize combinational circuits for approximate computing. There are two basic themes in the project. In the first theme, we will explore the design and synthesis method for approximating arithmetic circuits, such as adders and multipliers. In the second theme, we will explore efficient algorithms for synthesizing general approximating circuits. We will propose different algorithms for different error constraints, such as error magnitude, error rate, and the hybrid of these two.

集成电路设计的三大重要目标是减小芯片的面积，提高芯片的速度和降低芯片的功耗。实现这些目标的一大前提是电路能够完全准确地实现给定的功能。然而，现在被越来越广泛使用的一些应用，如信号处理、模式识别和机器学习等，并不要求计算结果完全准确：拥有少量误差的结果也是可以被接受的。针对这些可容错应用，研究者提出了近似计算电路这一新概念。它利用应用本身的容错性，以牺牲一定的正确性为代价来进一步减小芯片的面积、延时和功耗。本项目将对如何设计和综合组合逻辑电路来实现近似计算开展系统的研究，为面向容错应用的数字电路提供一种更高性能、更低功耗的设计。研究将分为两大主要部分。第一部分将探索常用算数运算近似电路的更优设计和综合算法。第二部分将提出更高效的针对一般近似计算电路的自动综合算法。将针对不同的错误约束，包括数值误差、错误率和这两者的混合，分别提出相应的算法。

近似计算是一种新兴的计算范式。它面向可容错应用（如机器学习和信号处理），通过牺牲一定的正确性来换取芯片面积、延时和功耗的进一步减小。本项目对如何设计和综合组合逻辑电路来实现近似计算开展了系统的研究，为面向容错应用的数字电路提供了一种更高性能、更低功耗的设计。主要研究内容和相关成果如下：.1. 针对常见的基于分块化设计的近似加法器，提出了一种快速准确地得到其误差分布的算法。在得到误差分布的情况下，进一步可以得到一些常用的误差度量，如错误率和平均误差幅值。该研究成果有助于设计人员快速分析备选近似加法器的误差，从而作出合理选择。.2. 针对常见的基于分块化设计的近似加法器，提出了一种矫正其符号位错误的电路设计，从而降低了其计算错误。这一设计提升了近似加法器在一些应用（如图像边缘检测）中的使用效果。.3. 在错误率约束下，以优化面积为目标，提出了分别针对多层逻辑ASIC电路、FPGA电路和二层逻辑电路的近似自动综合方法。所提的针对多层ASIC电路的方法，对不少电路，可以在错误率不超过3%的情况下，使其面积减少达15%至60%。所提的针对FPGA电路的方法是学术界首个直接针对FPGA电路进行近似逻辑综合的方法。所提的针对二层逻辑电路的方法所得的解非常接近枚举法得到的最优解，而用时远小于枚举法。.4. 在混合错误约束下，以优化面积为目标，提出了有效的近似电路自动综合方法。首先，在错误率-最大误差幅值混合约束下，提出的方法相比学术界当前最优方法可以使电路面积进一步减少20%。其次，提出了学术界首个可以处理错误率-平均误差幅值混合约束的近似综合方法。.5. 提出了一种批量式的快速评估所有局部近似改变对电路计算结果影响的方法。该方法相比于现有方法，在基本不增加运行时间的情况下，提升了错误估计的准确度，进而造成近似逻辑综合算法所综合出的电路性能更优。.6. 提出了一种有效的以优化延时为目标的近似电路综合方法，可以在不增加电路面积的情况下，大大降低电路延时。