CPU Cache的功耗驱动设计方法及工具研究

Modern computer systems use significant amounts of cache memory to improve performance. In scaled technologies, cache memories which are traditionally known as "cold" sections of the chip are expected to occupy a larger die area and consume larger power in CPU. Hence, research on the technology of low power cache memory became one of the hottest topic in the CPU design field. According to the architecture and circuits of high speed cache memory in nano-meter technology, this project try to propose a power driven design methodology and build related design tools and design flow: according to the characteristics of nano-meter device and circuits, build up the power models with quantum corrections; setup the computing method and tools for fast monte-carlo based on mixed adaptive important sample algorithm; find out the power constraint of the circuits by using this software; size the critical power related MOS to get the minimum power while keeping reasonable timing and yield. Finally, we design a low power cache memory in a specific nano-meter technology, optimize both dynamic and static power based on the power driven design methodology and tape out it to verify the assumption.

随着高性能处理器及多核处理器的普遍应用，高速缓存（Cache）技术变得越来越重要，高速缓存的功耗问题研究的也越来越多。本课题针对纳米尺度大规模高速缓存技术的架构和电路特点，提出了功耗驱动（Power Driven）的设计方法，并建立相应的工具软件及设计流程：根据纳米尺度电路及器件的特点，建立器件电路的量子修正功耗模型；研究自适应重点采样方法，建立快速蒙特卡罗（Fast Monte Carlo）仿真的计算模型和计算方法，并完成相应软件工具；应用此工具，对全Cache进行计算，找出电路的功耗约束条件；通过调整功耗关键路径MOSFET尺寸及相关电路设计，完成全Cache的功耗优化设计。进而探索在保证Cache性能和良率的情况下，达到功耗最优的目标。在方法学研究的基础上，试验设计一款大规模CPU Cache, 优化其动态及静态功耗，通过测试片验证方式，比较文献及实验数据，分析功耗驱动设计方法效果。

随着高性能处理器及多核处理器的普遍应用，高速缓存（Cache）技术变得越来越重要，高速缓存的功耗问题研究的也越来越多。本课题针对纳米尺度大规模高速缓存技术的架构和电路特点，提出了功耗驱动（Power Driven）的设计方法，并建立了相应的工具软件及设计流程：根据纳米尺度电路及器件的特点，建立器件电路的量子修正功耗模型；研究自适应重点采样方法，建立快速蒙特卡罗（Fast Monte Carlo）仿真的计算模型和计算方法，并完成相应软件工具设计；应用此工具，对全Cache电路进行计算，通过调整功耗关键路径MOSFET尺寸及相关电路设计，完成全Cache的功耗优化设计。进而研究在保证Cache性能和良率的情况下，达到功耗最优的目标。在方法学研究的基础上，设计了40nm和28nm两颗CPU Cache，其中40nm Cache已经流片测试，28nm Cache已完成设计工作。设计的仿真及测试结果表明基于功耗驱动设计方法优势明显。