面向高计算密集度应用的片上多处理器并行处理关键技术研究

随着科学计算、多媒体、网络通讯及关系到我国国家安全保障的军事电子装备中雷达、电子对抗和声纳等高计算密集度应用领域的快速发展，对处理器的并行处理能力提出更高的要求。本项目面向高计算密集的科学计算、数字信号处理等领域应用，针对这类应用计算量大，数据访问规则，数据并行度高的特点，并进一步分析其线程级、数据级和指令级并行性特征及计算和数据访问模式，结合通用CPU和DSP融合的技术趋势，提出在多核架构上构建CPU与DSP融合的高度并行的新结构，及其相应的存储层次组织和编译自动并行化技术，从而挖掘程序多层次的并行性、提高计算的并行度、保持计算的局部性、增强计算部件的供数能力，提升系统对高计算密集度应用的处理效率。从而使处理器在保持DSP固有的高计算密集度性能的同时还具有与CPU一样的优良的通用性，为片上多处理器体系结构设计提供关键技术，为未来国产多核系列处理器的研制提供指导。

随着科学计算、多媒体、网络通讯及关系到我国国家安全保障的军事电子装备中雷达、电子对抗和声纳等高计算密集度应用领域的快速发展，对处理器的并行处理能力提出更高的要求。本项目面向高计算密集的科学计算、数字信号处理等领域应用，分析了这类应用的线程级、数据级和指令级并行性特性及计算和数据访问模式。本项目研究了面向高计算密集度应用的片上多处理器并行处理关键技术，提出基于二进制插桩的ASIP处理器指令集混合仿真方法，搭建和设计了面向高计算密度的多核处理器的模拟和仿真平台，提出三种具有代表性的典型高计算密集度应用程序优化算法，提出和实现了一种乘加-shuffle融合的浮点向量指令，提出了一种新的计算/访存分离的处理器结构，提出一系列内存控制器设计和优化方法，解决多核处理器的供数问题，提出了一种支持宽向量处理的高性能多核处理器结构，使得融合高性能通用处理器和数字信号处理器的特征，既具有接近数字信号处理器核加速协处理器的峰值计算性能，又具有较好通用性，同时对通用多核处理器性能分析方法、结构优化以及高密度计算性能优化等问题进行了深入的探讨和研究。本项目相关研究成果共发表学术论文52篇（期刊文章25篇，国际会议文章27篇，其中被SCI收录2篇，EI收录49篇）；获得授权国家发明专利4项，申请受理发明专利3项；培养毕业博士生7名。其中1篇文章在集成电路设计领域最具影响力的期刊IEEE固态电路期刊JSSC 2014（IEEE Journal of Solid-State Circuits）上发表，1篇文章发表在体系结构领域顶级的国际会议DAC 2012（Design Automation Conference）上发表。培养毕业博士生7名。