射频集成电路的在片自校准关键技术的研究

随着CMOS工艺的发展，集成电路中元器件之间的失配、工艺偏差和非理想器件特性都有增大的趋势，加之元器件射频模型的不准确性以及封装等寄生效应的影响，造成射频集成电路产品成品率过低、产品开发时间过长等问题，给射频集成电路产品的设计带来了严峻的挑战。本项目围绕射频集成电路的在片自校准问题展开如下研究：（1）探讨在片检测射频集成电路性能的原理和方法；（2）探讨性能可调的射频集成电路结构和电路设计技术，研究调整射频集成电路性能的原理和方法；（3）探讨射频集成电路在片自校准环路的系统控制技术，实现射频集成电路各关键性能的在片自校准功能；（4）研制出采用深亚微米工艺实现的、具有在片自校准功能的射频IP模块。该项成果解决深亚微米工艺下射频集成电路产品设计面临的严峻挑战，消除各种非理想因素对射频集成电路产品性能的影响，缩短产品上市时间，提高产品的成品率并降低产品开发成本。