高速流水线模数转换器（PADC)精度提高新技术研究

高速流水线ADC受电容失配，失调等非理想性因素限制精度很难超过10位，提高高速流水线ADC的精度已成为研究热点。本项目创新性地提出一种新型的流水线ADC结构，并应用新型数字补偿（DCC）技术对精度进行提高。其突出特点是：利用开关电容可变增益放大器（VGA）对输入信号进行分区间放大，消除特定范围信号相对较大的转换误差，提高精度；利用新型DCC技术对ADC中非理想性包括余差放大器的三次非线性进行分区域校准。本项目的核心内容是采用VGA作为前级电路的新型流水线ADC结构以及具有非线性校准功能的DCC技术研究，包含：（1）新结构的设计理论与实现方法研究；（2）新型DCC技术的实现理论与实现方法研究；（3）对采用新型DCC技术的新结构流水线ADC建模，通过实验的方法验证本研究对精度提高有效性。

受非理想性因素的影响，高速流水线 ADC精度很难超过 10 位，提高高速流水线 ADC的精度已成为研究热点。本项目进行了以下工作：（1）对非理想性因素的影响进行了研究；（2）建立了流水线ADC的模型，在理想ADC模型的基础上增加了实际电路模型，尤其是实际运算放大器的模型，对VGA+ADC结构模型进行研究，最后对采用新数字校准技术的模型进行了研究；（3）进行主要电路设计，将电路仿真参数引入Matlab进行分析，完成Matlab 与 Spectre 协同仿真，考察精度提升技术对流水线ADC的影响。在研究中发现，采用新结构的ADC对SFDR的性能提高在4dB以上。对于14位100MHz流水线ADC，采用转折点校准办法，DNL在1LSB以下，ENOB达到14位（采用14 级1.5bits/stage 结构），这个效果过于理想，主要是没考虑运算放大器非理想性，在考虑非线性的情况下，通过转折点对转换曲线进行描述方法，通过校准SINAD达到82 dB以上。将实际电路的设计参数引入模型中， ENOB达到了13位。. 项目组（包括合作单位）在论文“A 53mW IQ pipelined ADC for WLAN front end ”（DOI 10.1007/s10470-013-0145-4）中，使用电路优化技术，对宽带无线通信中的流水线ADC进行研究，在芯片面积和功耗很小的情况下，10位ADC SFDR达到了66dB。在论文“Behavioral Model Based on SIMULINK for 14-bit 200MS/s Pipelined ADC”，“A Digital Calibration Algorithm for Pipelined ADC”，“14位100MHz流水线ADC行为级建模与仿真”，中，对非理想性因素进行分析，对建模理论进行研究，在这个基础上建立了校准的ADC模型，提出校准算法，将电路设计和模型结合起来。同时，利用这些建模经验，在发表了建模论文“一种电流舵DAC电流源失配补偿算法与实现”和 “A Behavior model based on Verilog-A for 14 bits 200MHz Current-steering DAC”，发表VGA相关论文2篇，发表ADC测试与电路设计论文3篇。