分数分频频率综合器中非线性相位噪声折叠机理的研究

Along with CMOS technology progress of Integrated Circuit(IC), Wireless Radio Frequency Terminals grow rapidly from single standard to multi-mode, multi-band and multistandard. The frequency range of Local Oscillators in frequency synthesizers becomes wider and wider. Meanwhile, higher phase noise performance is required. Therefore, in-band phase noise performance is significantly important to frequency synthesizers. Thus, study and design of fractional-N frequency synthesizer with lower in-band phase noise is significant not only for academy value, but also for economy value. The goal of "Study of Nonlinearity of Phase Noise Folding Effect in Fractional-N Frequency Synthesizers" is to study the effect of nonlinearity to the performance of fractional-N frequency synthesizer, and to completely solve the phase noise folding effect, avoiding degrading the reference spur. A 50MHz-to-6000MHz ultra-wideband fractional-N frequency synthesizer with in-band phase noise less than -110-dBc/Hz and reference spur less than -80dBc will be implementaed in SMIC 55nm CMOS technology.

随着CMOS集成电路工艺技术水平的不断进步，许多无线射频收发机终端迅速从单标准系统向多模式、多频段和多标准方向发展。这使得提供本振信号的频率综合器输出的频率范围越来越宽，同时相位噪声性能要求也越来越高，这样具有极低带内相位噪声性能的本振电路显得尤为重要。因此，具有极低带内相位噪声性能的分数分频频率综合器的研究与设计，不仅在学术上有很强的研究价值，而且具有很高的经济实用价值。"分数分频频率综合器中非线性相位噪声折叠机理的研究"就是研究电路非线性对分数分频频率综合器性能的影响，彻底解决非线性相位噪声折叠效应，同时避免参考时钟杂散恶化问题，在中芯国际制造(上海)有限公司(SMIC)的最先进的55纳米CMOS工艺上完成一款50兆赫兹到6000兆赫兹，带内相位噪声性能低于-110-dBc/Hz，参考时钟杂散低于-80dBc的分数分频频率综合器芯片设计。

随着CMOS集成电路工艺技术水平的不断进步，许多无线射频收发机终端迅速从单标准系统向多模式、多频段和多标准方向发展。这使得提供本振信号的频率综合器输出的频率范围越来越宽，同时相位噪声性能要求也越来越高，这样具有极低带内相位噪声性能的本振电路显得尤为重要。因此，具有极低带内相位噪声性能的分数分频频率综合器的研究与设计，不仅在学术上有很强的研究价值，而且具有很高的经济实用价值。"分数分频频率综合器中非线性相位噪声折叠机理的研究"就是研究电路非线性对分数分频频率综合器性能的影响，彻底解决非线性相位噪声折叠效应，同时避免参考时钟杂散恶化问题，在中芯国际制造(上海)有限公司(SMIC)的最先进的55纳米CMOS工艺上完成一款50兆赫兹到6000兆赫兹，带内相位噪声性能低于-110-dBc/Hz，参考时钟杂散低于-80dBc的分数分频频率综合器芯片设计。