针对片上多处理器系统中软错误的高效系统级容错技术研究

As transistor density continues to increase with the advent of nanotechnology, reliability issues raised by more frequently appeared soft errors are becoming critical for future embedded multiprocessor systems-on-chip (MPSoCs), especially for computing systems working in extreme conditions like those in satellites and nuclear plants. State-of-the-art techniques involve significant overheads for the soft error protection of multiprocessor systems. They either introduce high chip cost, area and power consumption due to the requirement of additional hardware, or result in performance degradation and increased energy consumption due to the requirement of software duplication, and cannot fulfill the increasing requirement for higher performance, higher dependability, smaller chip area and better scalability. In this project, we will explore a systematic and efficient solution to address the soft error threats in MPSoCs. A novel hardware-software collaborative approach will be proposed to protect the systems against soft errors and reduce the protection overheads significantly. An adaptive task scheduling scheme will be designed to manage the system execution and minimize the overheads in performance and energy consumption induced by the soft error protection. We will develop a cycle-accurate simulation and analysis platform for the soft error tolerant system using SystemC, and verify the effectiveness and scalability of the proposed solution on a large set of real-world applications from various domains. This project will provide new ideas and techniques for the design of soft-error tolerant MPSoCs with enhanced reliability and performance.

随着纳米技术的不断进步，芯片上晶体管的集成密度持续增加，从而导致软错误发生得更加频繁，由此引起的可靠性问题对下一代嵌入式片上多处理器系统的影响显得日益突出。现今针对多处理器的软错误保护技术均给系统带来不小的额外开销。它们或者需要额外硬件的辅助，从而导致芯片面积和功耗的增大；或者需要冗余软件的执行，从而导致整体性能的下降及能耗的增加。无法满足系统对更高性能、更高可靠性、更小尺寸和更好扩展性的需求。本课题将针对片上多处理器系统中的软错误问题研究一种高效率的系统化解决方案。将创新地通过软件和硬件协同工作的方式来保证系统的可靠性，降低软错误保护的软硬件开销。进而提出一套自适应的任务调度策略，来减少系统性能和能耗的损失。将基于SystemC创建软错误模拟和分析平台来验证该方案的有效性和扩展性。本课题的研究成果将为容软错误的片上多处理器系统设计提供新思路，为高性能高可靠性嵌入式系统设计提供技术支撑。

纳米技术的迅猛发展为片上多处理器系统提供高性能、低功耗和低成本等巨大优势的同时，也带来了软错误频发的风险。此外，系统功率密度锐增引起的芯片过热问题也极大地提高了系统软错误率，降低了系统可靠性。软错误的发生将引起数据损坏，甚至是严重的危险和事故。对于在卫星、核电站等拥有高辐射量的极端环境中工作的计算系统，这个问题显得尤为突出。因此，如何有效利用片上多处理器系统的固有优势，降低软错误对系统性能、能效和可靠性等嵌入式系统关键指标的负面影响，成为了亟待解决的重要挑战。.本项目历经3年的研究，遵照既定计划超额完成了预期研究目标，取得了以下创新成果：(1) 通过对软错误内在特性的深度挖掘，系统化地研究和开发了一套自适应的低成本的以软硬件相结合方式实现的软错误保护方法，以及一个相应的分布式可扩展的体系结构来实时地检测并减轻软错误对系统的影响；(2) 深化探索了在片上多处理器系统中，不同拓扑结构的片上网络通信子系统对系统级容错技术的影响；(3) 对片上多处理器系统中的系统级任务映射与调度策略进行了扩展研究，力求在保障系统容错能力的基础上，协同优化其性能、能效与可靠性；(4) 针对芯片温度对片上多处理器系统软错误率的影响，提出了改进芯片热可靠性的相关技术---从系统层面降低芯片过热对系统性能，能耗及可靠性的负面影响，缓解软错误的发生几率。.经验证，项目成果实现了片上多处理器系统中软错误的高效容错；通过发散性地深化研究片上网络通信子系统以及系统级任务调度策略对容错技术的影响，项目组提出了协同优化系统性能、能效和可靠性（包括容错能力）的相关技术；结合考虑到芯片过热对系统软错误率的负面影响，项目组提出的温度感知相关技术有效地提升了片上多处理器系统的热可靠性。本课题为高容错、高可靠性片上多处理器系统的设计提供了新的思路和技术支撑，充分挖掘了软错误的固有特征，在保证系统可靠性的前提下做到性能、能耗与成本的最优化，具有广阔的应用前景，对我国的高科技产业的发展，尤其是在航空航天领域、军事领域以及涉及到国计民生和社会发展的重大安全领域，都具有重要的意义。