纳米CMOS工艺锁相环频率合成器电源噪声模型研究

锁相环频率合成器电源噪声模型的研究将为解决纳米CMOS工艺实现的用于较高频段通信系统射频集成电路中的噪声瓶颈问题提供有力的理论与技术支持，具有重要的学术意义与应用价值。本研究围绕纳米CMOS锁相环频率合成器的电源噪声模型理论及其测量与验证方法开展创新研究，结合射频集成电路芯片的测试技术建立新的工作在较高频段的频率合成器电源噪声模型的验证与优化方法，并探索其在射频前端芯片设计中的应用。目标是为提高射频集成电路电源噪声模型的测量与验证的准确度提供新途径。

本项目围绕纳米CMOS 锁相环频率合成器的电源噪声模型理论及其测量与验证方法开展创新性研究。本项目建立了快速的高阶锁相环频率合成器尤其是小数频率合成器的环路电源噪声行为级仿真模型的算法用于分析纳米CMOS锁相环频率合成器整体的电源噪声模型；本项目还设计了用于纳米CMOS锁相环频率合成器电源噪声测试的模块，并完善了锁相环电源噪声模型的测试协同技术。在此基础之上，本项目将上述研究成果用于指导相关的CMOS射频芯片的设计，改善了电路的性能。