片上网络（NoC）的时延与串扰测试方法及可测试性设计模型

片上网络（NoC）是当前微电子与通信技术的热点、前沿问题。作为一种连线资源丰富的芯片，NoC的连线时延测试与互连串扰（CrossTalk）测试是保证NoC信号完整性、减少和抑制片上通讯定时错误和数据错误的必须环节。面对NoC测试中出现的新问题，本项目拟重点研究1）NoC互连串扰故障测试方法及结构；2）IP核集成的NoC的通路时延测试方法；3）NoC互连的在线（On-Line）诊断测试等三方面问题。突破1）多时钟域下，面向IP核集成的NoC测试与可测性设计方法；2） 面向IP核集成的NoC时延测试与时延可测性设计；3）NoC连线的在线功能测试与在线诊断问题；4）NoC互连串扰故障的可测性设计结构及内建自测试（BIST）等关键技术。在1）面向IP核集成的NoC通路时延测试新方法；以及2）片上网络互连串扰测试及可测试性设计方法这两方面取得创新性成果。本项目的实施对促进国内NoC研究具有积极意义。

在本项目的研究中，建立了实验验证的软硬件环境，采用基于IP核的设计方法完成片上网络的总体设计，包括资源节点、交换节点、资源网络接口的设计，并进行了片上网络的总体验证，分析了片上网络的性能，基于信息编码提高片上网络的可靠性已作了研究。本项目给出了片上网络测试的总体思路，包括自测试的实现方法和故障注入的方法，分析了互连延迟和串扰的测试模型，本项目采用一种保守的故障模型，对由N根线所组成的链，此故障模型考虑了最坏的情形，即假设有一个“受害者”，N-1个“加害者”，这是一个最恶劣的情形，被称为最大攻击者（Maximal Aggressor, MA）故障模型。MA模型可测的故障包含3类共6种模式：正向尖峰脉冲（Positive Glitch gp）/负向尖峰脉冲(Negative Glitch gn)；上升延时（Rising Delay dr）/下降延时(Falling Delay df)；上升加速（Rising Speedup sr）,下降加速(Falling Speedup sf)。并在此基础上给出了测试方法，并在此基础上给出了内建自测试的结构，并经过了实验验证。本项目发表学术论文10余篇，授权发明专利1项，培养硕士研究生7名，举办国际会议2次。