拆分测试集到芯片和测试仪上的新技术

Test stimulus compression and built-in self-test are two important techniques for reducing test data, which benefits to low the cost of IC test, implement field test, and is significant to enhance product quality, guarantee systems be in normal operation. The proposal takes note of the opportunity brought by filling don't care bits for changing the value of the specified bits. The proposal first presents an idea of lossy test stimulus compression, which topples down the convention opinion. The idea gives a novel new angle of view for the related works, favours almost all test stimulus compression methods, and is expected to get much high compression ratio. For being available in product test and field test, the proposal combines the test stimulus compression with the built-in self-test together, and can greatly reduce the test application time of BIST. The original test set is decomposed into an essential component set and a residual component set, where the former is simple, produced on the chip, and the latter can be modified, stored on the tester after being much compressed. When the test is carried on both of them are generated on the chip, decompressed, respectively, and composed to the original test set again.The best transform, the implementation of the best fransform, quickly minimizing the residual component set, approaching the residual component set, and applications to the current main test stimulus compression are investigated. The key problems are to create a best transform, development a fast algorithm for minimizing the residual component set, and reduce the test application time of BIST.

测试激励压缩TSC和内建自测试BIST是两种重要的减少测试数据的方法，可降低芯片成本、做现场测试，对提高产品质量、保证系统正常运行有重要意义。首次注意到填充无关位给改变确定位的值带来的机会；提出有损TSC，颠覆了传统观念，为相关工作提供了全新的视角，惠及所有TSC技术，有巨大潜力，可大幅提高压缩率；将TSC与BIST统一在新的框架下，适用于生产与现场测试，能大幅缩短BIST的测试应用时间。方法是将被压缩的原测试集拆分成主分量集和残分量集，前者简单、放在芯片上、由片上电路生成，后者可修改或允许失真，经大幅压缩后存放在测试仪上。实施测试时两者分别在片上生成、解压缩最后合成为原测试集。研究理论最佳变换、最佳变换具体实现、最小化残分量集快速算法、残分量集逼近及应用到主流测试压缩技术，具有审慎的全局观和高度的灵活性。关键问题为创建最佳正交变换、研究残分量集快速最小化算法和减少BIST的测试应用时间。

研究背景：测试激励压缩（TSC）和内建自测试（BIST）是两种重要的减少测试数据的方法，可降低芯片成本、做现场测试，对提高产品质量、保证系统正常运行有重要意义。可测试性设计是测试最主要的研究内容，对提高故障覆盖率，减少测试应用时间，降低测试成本有着举足轻重的作用，是当今大规模集成电路设计中不可或缺的重要工作。用忆阻器来做存储器有天然的优势，忆阻器交叉阵列由于在神经形态计算方面具有优良的性能引起了研究者的广泛关注。. 研究内容：研究“拆分”压缩方法中的最佳变换、最小化残分量集快速算法、残分量集逼近及应用到主流测试压缩技术。通过二次变换、修改沃尔什函数、选用不同的拆分策略、改善排序、剃除全零列和改进编码大幅度提高主流编码压缩的压缩率。研究提高扫描测试性能的新型结构、3D芯片TSV容错方法、片上实验室LOC。利用代表扫描链和区间广播方式提高扫描测试的性能；通过引入3D芯片温度模型，将硅通孔分为若干个组并考虑TSV的密度，提高故障修复率，减少故障发生的概率；将微电极点阵列结构中的菊花链设计成为一种可以进行自诊断和自修复的形式，使得在这种结构中微电子与微液滴无缝地集成在一起，从而实现对液滴的精确控制。研究忆阻器的测试方法及其在神经网络中的应用。利用忆阻器并联后再与一个忆阻器串联可以实现“或非”，设计一种March-like测试算法以降低测试时间；设计一种新的基于忆阻器的受限波尔兹曼机（RBM）系统，集成神经元输出的存储部分和记忆中的累积加（Mac）部分，允许同时对两者进行操作，减少对比散度训练访问内存的次数；设计一种忆阻器交叉阵列电路，用来存储权重与偏置，结合编码方案可以完成点积操作。利用改进的忆阻器交叉阵列和基于卷积神经网络本身拥有的高容错性，设计忆阻卷积神经网络。. 重要结果：大幅度提高了TSC的编码压缩率，而且与使用的具体编码方法几乎无关；菊花链中的故障可以被检测并得到及时修复，而且菊花链可以同时用于在线与离线两种工作模式；所设计的基于忆阻器的RBM系统与x86CPU平台相比，加速比为2770倍，平均而言比最近最先进的RBM训练系统提高了2.3倍的速度，节约了2.1倍的能量；所设计的忆阻卷积神经网络，面积为0.8525cm2，运算性能是1台计算机速度的1770倍，在面积基本相当的前提下其性能比前人设计的电路提高了7.7倍。