单芯片多处理器容错设计模型及其可信性评价研究

微处理器可靠性问题一直是计算机系统结构设计的核心问题之一，随着半导体工业亚深微米工艺的进步，使得芯片内部各部件具有更细的线宽和更低的电压，并具有更高的运算主频，仅仅依靠传统的避错设计技术已经不能满足系统可信性需要，基于容错的可靠性设计正逐步成为处理器系统设计研究重点。本项目针对运行安全关键应用的高性能微处理器，研究在单一芯片内部利用多个自治的处理器内核来实现有效的容错管理控制机制，通过基于软件故障注入的性能分析与评价工具，研究建立有效的单芯片多处理器的系统结构模型和系统可信性评价模型，从而为优化高可靠性微处理器的系统结构设计与评估提供科学的理论依据和指导。本项目的研究成果对于探索未来微处理器的发展趋势，提高微处理器系统的可信性，进而构造高性能计算机，为高可靠性关键应用提供安全保障具有重要的科学和现实意义。