多通道时间交织逐次逼近ADC高层次模型及关键技术研究

With the improvement of circuit design and technology, the time-interleaved successive-approximation-register A/D converters (SAR ADCs) have recently become very attractive in the nanoscale CMOS low power SoCs. However, the mismatches between the internal key components and that between the channels can degrade the overall performance of the time-interleaved SAR ADCs. .In this program, under the direction of the SAR ADC high-level matching and energy models proposed previously by the applicant, a novel D/A conversion network combined a full unit-capacitor array with an intermittent-sleeping resistor ladder and a low power logic circuit based on self-control are presented for optimizing the matching performance and the power of the SAR ADCs. Furthermore, the time-interleaved technique is used to improve the sampling rate of the SAR A/D converter. The high-level system models of the time-interleaved SAR ADC are given to reflect the influences of the key component mismatch and the channel mismatch in bandwith, timing, gain, offset and nonlinearity to the performance of the time-interleaved SAR ADC. Based on the direction of the high-level system models proposed, the optimization techniques about the matching performance and the power for the time-interleaved SAR ADC are realized in the nanoscale CMOS process. The theoretical research and the design results in this program are very important for the ADC design and optimization, which can facilitate the development of the data converters.

随着集成电路设计技术和工艺的进步，多通道时间交织逐次逼近（SAR）ADC已经成为纳米级低功耗SoC中很有前景的高速ADC结构，而内部关键器件以及各通道间的匹配性是限制其性能的瓶颈。本项目在申请人前期获得的SAR ADC高层次匹配模型及能耗模型的指导下对SAR ADC进行匹配性和功耗优化，提出一种结合全单位电容阵列和电阻梯间歇工作模式的新型D/A转换网络以及一种基于自调节技术的低功耗逻辑控制方式，在此基础上采用多通道时间交织技术提高SAR ADC采样速率，建立多通道时间交织SAR ADC的高层次系统模型，该模型能够准确反映关键器件匹配误差以及各通道在带宽、采样时间、增益、失调、非线性等方面的匹配误差与整体ADC性能之间的定量关系，最后以该模型为指导，获得多通道时间交织SAR ADC在匹配性和功耗方面的优化设计技术。本项目能够为A/D转换器的设计优化提供理论指导，提高国内数据转换器设计水平。

随着集成电路工艺特征尺寸减小到纳米级，多通道时间交织逐次逼近（SAR）ADC已经成为高速ADC的重要结构类型，其内部关键器件以及各通道间的匹配性是限制其性能的关键因素。本项目主要针对逐次逼近ADC以及多通道时间交织逐次逼近ADC进行高层次模型及关键设计技术研究。针对多种不同的SAR ADC结构类型，获得了SAR ADC高层次匹配模型、能耗模型及噪声模型，能够有效指导后续的逐次逼近ADC结构优化及电路设计；提出了结合全单位电容阵列和电阻梯间歇工作模式的新型D/A转换网络，采用自调节技术及低功耗逻辑控制方式进行了65nm CMOS SAR ADC设计，在200kS/s采样速率下，功耗为25.6μW；提出了结合单调跳变和多基准的低功耗小型化SAR ADC转换方式，整个电容阵列的面积减小为传统结构的12.5%，电容阵列的转换能耗仅为传统电容阵列结构的2.3%；提出了适用于生物医疗电子的超低功耗小型化SAR ADC电容阵列及逻辑控制方式，电容阵列在产生前三位的过程中不消耗能耗，整个电容阵列的面积减小为传统结构的24.5%，电容阵列的转换能耗仅为传统电容阵列结构的1.2%，基于此方案进行了10位SAR ADC的设计，后仿真结果显示，FoM小于20fJ/Conversion step，能够适用于生物电信号采集系统，目前正在流片测试阶段；在以上对单通道逐次逼近ADC进行改进优化的基础上，采用多通道时间交织技术提高SAR ADC采样速率，对多通道时间交织SAR ADC进行了高层次建模研究，获得了关键器件匹配误差以及各通道在带宽、采样时间、增益、失调、非线性等方面的匹配误差与整体ADC性能之间的定量关系，在以上研究的基础上，获得了多通道时间交织ADC在匹配性和功耗方面的优化设计技术，并通过电路设计和仿真，验证了所提出关键技术的优越性。经过本项目的以上相关研究，所提出的SAR ADC关键设计技术能够直接应用于SoC系统，推动整个系统的低功耗、小型化设计进程，针对逐次逼近ADC以及多通道时间交织ADC进行的建模研究，能够为后续的系统结构优化及电路设计提供理论指导，推动ADC设计技术的进步。