基于全并行外信息交换的高速Turbo译码算法及其高效VLSI实现方法研究

Turbo code is the good code for approaching the Shannon limitation, and has been widely used in wireless and mobile communications with its unique advantages. Turbo code is the most important channel coding scheme for the third generation mobile communication and its long time evolution (LTE) and fourth-generation mobile communication systems. The sequential decoding of component decoder and iteration processing between two component decoders are used in the decoding algorithms and implementation architectures of Turbo code since its birth. This processing method has become the bottleneck for the decoding speed of the turbo decoder. In this project, we propose a novel architecture for turbo decoding algorithm based on the parallel extrinsic information exchange to achieve fully parallel Turbo decoding. The full parallel Turbo decoding algorithm architecture, performance analysis and high efficient implementation scheme are all studied in this project. We demonstrate that the proposed algorithm architecture can achieve the same properties and performance of the traditional Turbo decoding methods with high throughput. This topic will break through the bottleneck of the traditional decoding algorithm and its implementation form the view point of methodological. Thus, we will provide support for the future of high-speed, broadband wireless/mobile communications system with high throughput and high efficient turbo decoding algorithm and efficient implementation.

Turbo码是逼近香农极限的好码，以其独特的优势在无线和移动通信领域得到广泛的应用，成为第三代移动通信及其长期演进计划和第四代移动通信系统最重要的信道编码方式。自Turbo码诞生以来，其各种译码算法和实现架构均分量译码器贯序译码然后进行迭代的思路；该方法极大地制约了Turbo译码器速度的提升。本课题研究将以Turbo码外信息交换方法为切入点，以全并行Turbo译码算法架构、全并行译码算法的分析方法、全并行译码算法的基本性能分析等为核心研究问题，并讨论其基于概率计算的高效VLSI实现方法为研究重点。通过对这问题的研究，本课题将提出全并行的Turbo译码算法及其实现方法，并证明其有效性。本课题从信息论的角度出发，在继续保持Turbo码译码性能的基础上，突破传统译码算法及其实现方法对译码器吞吐量的制约，从而为未来高速、宽带无线/移动通信系统提供高吞吐量、高效的Turbo码译码算法及高效实现方法。

Turbo码是无线通信中重要的信道编码方案，为了解决Turbo码的吞吐率、复杂度、低功耗等应用瓶颈问题，本课题以Turbo码译码算法外信息更新方法为切入点，提出了全并行高速Turbo译码算法架构，从理论上分析该算法有效性和正确性；根据所提出的算法架构完成面向ASIC和GPU的实现方法，并进一步设计全并行联合检测算法。为了解决全并行译码算法实现复杂度的问题，本课题采用概率计算方法实现全并行Turbo译码器，为了保证译码器的译码性能，我们设计了高精度的概率计算基本运算单元和概率Turbo译码器信息更新模块。为了进一步降低译码器的功率消耗，我们研究超低供电电压下数字电路设计方法，分析了供电电压理论界问题。在此基础上，完成概率全并行外信息交换的高速Turbo译码ASIC电路设计、流片与测试。根据本课题的理论分析、算法仿真和流片测试，表明本课题提出的全并行外信息交换的高速Turbo译码算法架构在保障译码性能的情况下，可以大幅度提高译码器的吞吐率；同时通过采用概率计算和超低电压供电等电路设计方法，可以大幅度提高VLSI实现电路的硬件效率和功率效率。本课题的研究工作丰富了Turbo码译码算法的理论工作，同时所提出的VLSI实现架构和关键电路设计对工程实践有重要的指导和借鉴作用；研究成果可以在移动通信系统和无线通信系统中推广应用。